Bù cho mất cân bằng thông qua đếm trong định tuyến DDR3

Tôi đang làm việc trên bố trí DDR3 ở tốc độ xung nhịp 533Mhz trong cấu hình T cân bằng. Tôi hiện không thể định tuyến các dòng địa chỉ / ctrl với số lượng vias bằng nhau (+1 trên một số dòng giới hạn). Tất cả các dòng đã được định tuyến đến cùng một chiều dài trong vòng 20 triệu.

Tôi đã tính toán độ trễ của mình là 68 picosecond tương ứng với chênh lệch toàn bộ cm về độ dài hiệu quả của các dòng đó, tốc độ lan truyền của bảng đã được tính tương ứng là 54ps và 69ps trên cm bên ngoài / bên trong. Ở mức 533Mhz, tín hiệu lan truyền 13,6 cm đến 17 cm (tùy thuộc vào các lớp bên trong / bên ngoài) trong nửa chu kỳ, nghĩa là khoảng 6-7% cho các đường đó.

Tôi có thể dựa vào DQS và viết hiệu chuẩn cân bằng để hấp thụ sự khác biệt này về độ dài hiệu quả hay tôi nên cạo một cm khỏi các đường bằng các vias bổ sung?

Ưu điểm lớn của DDR3 so với DDR2 là nó cho phép bus địa chỉ / ctrl sử dụng cấu trúc liên kết bay thay vì cân bằng T. Fly-by là cấu trúc liên kết được khuyến nghị và dễ nhất cho DDR3. Cân bằng T vẫn có thể cho DDR3, nhưng nó không được khuyến khích.

Viết cân bằng và đọc cân bằng thực sự sẽ có thể xử lý sự chậm trễ không khớp của bạn. Đó không phải là vấn đề ở đây. Thay vào đó, vấn đề của bạn sẽ là các phản xạ không khớp, điều này sẽ ảnh hưởng đến tính toàn vẹn tín hiệu của bạn.

Tôi khuyên bạn nên giải quyết vấn đề bằng cách chuyển sang cấu trúc liên kết. Nó được giải thích một chút ở đây: https://www.youtube.com/watch?v=7sxBBvF12JY