Tại sao bộ đệm L1 nhanh hơn bộ đệm L2?

Tôi đang cố gắng để hiểu tại sao bộ nhớ bộ nhớ cache CPU nhất định nhanh hơn những bộ nhớ khác. Khi so sánh bộ nhớ đệm với một cái gì đó như bộ nhớ chính, có sự khác biệt về loại bộ nhớ (SRAM so với DRAM) và các vấn đề cục bộ (trên chip so với phải đi qua bus bộ nhớ) có thể ảnh hưởng đến tốc độ truy cập. Nhưng L1 và L2 thường trên cùng một chip, hoặc ít nhất là trên cùng một khuôn và tôi nghĩ chúng là cùng một loại bộ nhớ. Vậy tại sao L1 lại nhanh hơn?

Không, chúng không cùng loại RAM, mặc dù chúng trên cùng một con chip sử dụng cùng một quy trình sản xuất.

Trong tất cả các bộ nhớ cache, bộ đệm L1 cần có thời gian truy cập nhanh nhất có thể (độ trễ thấp nhất), so với mức dung lượng cần có để cung cấp tỷ lệ "nhấn" thích hợp. Do đó, nó được chế tạo bằng cách sử dụng các bóng bán dẫn lớn hơn và các rãnh kim loại rộng hơn, trao đổi không gian và năng lượng cho tốc độ. Bộ nhớ cache cấp cao hơn cần phải có dung lượng cao hơn, nhưng có thể đủ khả năng để chậm hơn, vì vậy chúng sử dụng các bóng bán dẫn nhỏ hơn được đóng gói chặt chẽ hơn.

L1 thường được sử dụng làm bộ lưu trữ cho các hướng dẫn được giải mã, trong khi L2 là bộ đệm chung cho một lõi. Bộ đệm càng thấp thì kích thước càng nhỏ và nó thường nhanh hơn. Như một quy tắc thô sơ cho bộ xử lý PC:

L1 Cache: truy cập 2-3 chu kỳ đồng hồ

L2 Cache: ~ 10 chu kỳ truy cập đồng hồ

L3 Cache: ~ 20-30 chu kỳ truy cập đồng hồ

Thiết kế của bộ đệm L1 phải là tối đa hóa tốc độ nhấn (xác suất của địa chỉ lệnh hoặc địa chỉ dữ liệu mong muốn nằm trong bộ đệm) trong khi vẫn giữ độ trễ của bộ đệm càng thấp càng tốt. Intel sử dụng bộ đệm L1 với độ trễ 3 chu kỳ. Bộ đệm L2 được chia sẻ giữa một hoặc nhiều bộ đệm L1 và thường lớn hơn nhiều. Trong khi bộ đệm L1 được thiết kế để tối đa hóa tốc độ truy cập, bộ đệm L2 được thiết kế để giảm thiểu hình phạt bỏ lỡ (độ trễ phát sinh khi xảy ra lỗi L1). Đối với các chip có bộ đệm L3, mục đích là dành riêng cho thiết kế của chip. Đối với Intel, bộ nhớ cache L3 lần đầu tiên xuất hiện trong các hệ thống đa bộ xử lý 4 chiều (bộ xử lý Pentium 4 Xeon MP) vào năm 2002. Bộ nhớ cache L3 theo nghĩa này giúp giảm đáng kể độ trễ trong môi trường đa luồng và giảm tải FSB. Vào thời điểm đó,

Trích dẫn có nguồn gốc từ đây từ phản ứng của "Pinhedd".

Có một số lý do tại sao tốc độ tỷ lệ nghịch với kích thước. Điều đầu tiên xuất hiện trong tâm trí là sự thống trị vật lý của các dây dẫn, trong đó việc truyền tín hiệu i bị giới hạn ở một số yếu tố từ tốc độ ánh sáng. Một hoạt động có thể mất chừng nào nó sẽ mất tín hiệu điện để di chuyển quãng đường dài nhất bên trong ô nhớ và trở lại. Một lý do liên quan khác là sự phân tách các miền đồng hồ. Mỗi CPU chạy bộ tạo xung nhịp riêng, cho phép CPU chạy trên đồng hồ nhiều GHz. Bộ nhớ cache cấp 1 chạy tại và được đồng bộ hóa với đồng hồ CPU, tốc độ nhanh nhất trong hệ thống. Mặt khác, bộ đệm cấp 2 phải phục vụ nhiều CPU và đang chạy trong một miền đồng hồ (chậm hơn) khác. Không chỉ đồng hồ L2 chậm hơn (lát lớn hơn) mà để vượt qua một ranh giới miền đồng hồ thêm một độ trễ khác. Sau đó, tất nhiên có những vấn đề fan-out (đã được đề cập).

Ngoài các đặc tính hiệu suất vốn có, địa phương còn có vai trò (L1 gần với CPU hơn). Theo những gì mọi lập trình viên nên biết về bộ nhớ :

Thật thú vị khi lưu ý rằng đối với bộ đệm L2 khi chết, một phần lớn (có thể là phần lớn) của thời gian truy cập là do độ trễ của dây. Đây là một giới hạn vật lý chỉ có thể trở nên tồi tệ hơn khi tăng kích thước bộ đệm. Chỉ có quá trình thu nhỏ (ví dụ: chuyển từ 60nm cho Merom sang 45nm cho Penryn trong dòng sản phẩm của Intel) mới có thể cải thiện những con số đó.