Tại sao cổng NAND được ưa thích hơn cổng NOR trong công nghiệp?

Tôi đã đọc ở nhiều nơi rằng cổng NAND được ưa thích hơn cổng NOR trong công nghiệp. Những lý do được đưa ra trực tuyến nói:

NAND có độ trễ thấp hơn Nor do NAND PMOS (kích thước 2 và song song) khi so sánh với NOR PMOS (kích thước 4 trong chuỗi).

Theo sự hiểu biết chậm trễ của tôi sẽ là như nhau. Đây là cách tôi nghĩ rằng nó hoạt động:

• Độ trễ tuyệt đối (Dabs) = t (gh + p)
• g = nỗ lực logic
• h = nỗ lực điện
• p = chậm ký sinh
• t = đơn vị độ trễ là hằng số công nghệ

Đối với cổng NAND và NOR (gh + p) xuất hiện (Cout / 3 + 2). Ngoài ra t là giống nhau cho cả hai. Vậy thì trì hoãn có giống nhau không?

1. NAND cung cấp ít chậm trễ hơn.

Như bạn đã nói, phương trình cho độ trễ là Nhưng nỗ lực logic g cho NAND ít hơn so với NOR. Hãy xem xét hình hiển thị 2 cổng đầu vào CMOS NAND và NOR. Con số so với mỗi bóng bán dẫn là thước đo kích thước và do đó điện dung.

Nỗ lực logic có thể được tính là . Mà cho$g = C_{in}/3$

• $g = 4/3$ cho 2 đầu vào NAND và cho n cổng NAND đầu vào$g = \frac{n+2}{3}$
• cho 2 đầu vào NOR và$g = 5/3$$g = \frac{2n+1}{3}$
• tham khảo wiki cho bảng.

$h=1$$p=2$

EDIT: Tôi có thêm hai điểm nữa nhưng tôi không chắc chắn 100% về điểm cuối cùng.

2. NOR chiếm nhiều diện tích hơn.

Thêm kích thước của bóng bán dẫn trong hình, rõ ràng kích thước của NOR lớn hơn NAND. Và sự khác biệt về kích thước này sẽ tăng lên khi số lượng đầu vào được tăng lên.

Cổng NOR sẽ chiếm nhiều diện tích silicon hơn cổng NAND.

3. NAND sử dụng bóng bán dẫn có kích thước tương tự.

Xem xét lại con số một lần nữa, tất cả các bóng bán dẫn trong cổng NAND có kích thước bằng nhau như cổng NOR không. Điều này làm giảm chi phí sản xuất cổng NAND. Khi xem xét các cổng có nhiều đầu vào hơn, các cổng NOR yêu cầu các bóng bán dẫn có 2 kích cỡ khác nhau có sự khác biệt về kích thước khi so sánh với các cổng NAND.

Nói một cách đơn giản, các bóng bán dẫn Nmos cho phép tăng gấp đôi dòng điện trên mỗi khu vực kênh so với các bóng bán dẫn Pmos. Bạn có thể nghĩ về nó như thể Nmos có một nửa lực cản của một Pmos có kích thước tương đương. Cách cấu trúc liên kết Cmos Nand là, nó cho vay để có kích thước bóng bán dẫn bằng nhau hơn như bạn có thể thấy từ đây:

Nếu một trong hai đầu vào thấp, một điện trở Pmos sẽ điều khiển đầu ra ở mức cao. Nếu cả hai đầu vào đều cao, thì có 2 điện trở Nmos (~ = 1 điện trở Pmos). Nếu tất cả các bóng bán dẫn có cùng kích thước tối thiểu của một nút công nghệ, thì cấu trúc liên kết này là lý tưởng bởi vì dù bạn đang điều khiển đầu ra cao hay thấp, thì điện trở tiếp đất hoặc Vdd đều giống nhau.

Cuối cùng, lý do các bóng bán dẫn Pmos không công bằng cũng như của Nmos là do tính di động của các lỗ mang thấp hơn, vốn là phần lớn người điều khiển PMOS. Chất mang đa số của Nmos là các electron có khả năng di động tốt hơn đáng kể.

Ngoài ra, đừng nhầm lẫn Nand Flash với Nand Cmos. Bộ nhớ Nand Flash cũng phổ biến hơn, nhưng đó là vì những lý do khác nhau.