Bỏ qua tụ giữa thông qua và chip?

8

Trong mũ tách rời, bố trí PCB , ba biến thể của đặt nắp bypass được trình bày:

Vị trí

Trong các bình luận, có đề cập rằng C19 là cách tiếp cận tồi tệ nhất, C18 tốt hơn một chút và C13 là cách tốt nhất, điều này hơi trái với hiểu biết của tôi, vì vậy tôi muốn làm rõ một chút.

Tôi hy vọng bố cục C19 sẽ gần tối ưu:

tụ điện được đặt thẳng hàng giữa các vias với các mặt phẳng cung cấp, vì vậy các thành phần tần số cao có thể được lọc ra một cách tối ưu
các vias không quá xa nhau

Có lẽ tôi sẽ sử dụng dấu vết rộng hơn giữa tụ điện và vias ( AN574 của Altera gợi ý điều đó).

C13 gần IC hơn một chút, nhưng vias ở phía xa của kết nối, vì vậy tôi mong đợi hành vi tồi tệ hơn ở tần số cao (có thể là quá cao đối với vấn đề, nhưng ...)

Bố cục C18 là tồi tệ nhất:

các vias cách xa nhau, làm tăng trở kháng quy nạp
vòng lặp khá lớn
vấn đề tương tự như C13 với gợn tần số cao

Tôi đang sai ở đâu với phân tích của tôi?

pcb-design bypass-capacitor

— Simon Richter
nguồn

Có lẽ tôi đang thiếu một cái gì đó, nhưng tôi không thấy có nhiều sự khác biệt giữa ba người, giả sử một bảng 4 lớp với các mặt phẳng nguồn dưới chip. C13 có thêm một chút lực cản từ mũ đến các mặt phẳng sức mạnh để nó có thể hiển thị ít cộng hưởng hơn. Tôi sẽ háo hức hơn rất nhiều khi tin vào những tuyên bố nếu tác giả có thể chỉ ra bằng thực nghiệm rằng cái này tốt hơn cái kia (với TDR hoặc bất cứ thứ gì).

— Spehro Pefhany

2

Cách tiếp cận đúng EMC là C19 vì gợn tần số cao được tạo ra từ IC được định tuyến trên các miếng đệm C19 và do đó nó được lọc.

Giữ tần số cộng hưởng trong tâm trí. Nếu nhiễu được tạo ra ở mức> 300 MHz thì tụ X7R "cổ điển" 100nF 0603 (1608) là quá lớn vì tần số cộng hưởng của nó là khoảng 20 MHz và trên các tần số lớn hơn nó bắt đầu hoạt động như một cuộn cảm. Một tụ điện với 1nF hoặc 100pF sẽ cần thiết ở đây.

Để mô phỏng rằng bạn có thể sử dụng REDEXPERT hoặc SimSurfing . Kích thước và đánh giá điện áp của tụ điện cũng đóng một vai trò lớn.

Có hai khía cạnh:

Giảm tiếng ồn và gợn tần số cao
Cung cấp năng lượng cho IC

Kết quả của hai cân nhắc đó là sử dụng nhiều tụ điện trong các công nghệ khác nhau:

Một vài trăm pF đến một vài nF (ví dụ 100pF đến 3,3nF trong 0402 hoặc 0603) càng gần càng tốt theo cách C19 (chuyển từ IC đến tụ điện và sau đó đi xuống các mặt phẳng với vias)
Một nắp gốm lớn hơn với vài trăm nF (100nF - 1uF)
Một nắp tantalum với một vài uF

Đây là cách tiếp cận của tôi để giảm EMC.

— zaan
nguồn

1

Điều quan trọng ở đây là cách bạn nghĩ về bố cục. C19 thực sự sẽ giữ cho tần số cao từ chip không đi vào đường ray và ngược lại, nhưng bạn không cố lọc nhiễu tần số cao (ít nhất là thường xuyên), bạn đang cố gắng giảm thiểu trở kháng trên đường ray điện từ quan điểm của IC .

Thực tế, C13 có các tụ điện và các đường ray điện song song trên các kết nối nguồn của chip. C19 có chúng trong loạt, và C18 là sự kết hợp của cả hai.

— Sói Connor
nguồn

1

Các tụ điện và các mặt phẳng công suất là song song điện trong cả ba trường hợp. Sự khác biệt duy nhất là vị trí tương đối của các cuộn cảm ký sinh của vias và dấu vết.

— Dave Tweed

Tôi nghĩ rằng tôi có thể thấy cách bố trí này làm giảm trở kháng của dấu vết và độ tự cảm của vias thực sự có thể có lợi ở đây vì điện áp cung cấp sẽ vượt quá sau một thời gian rút dòng cao, sạc lại tụ điện nhanh hơn. Tuy nhiên, điều này cũng có nghĩa là phần vượt mức này sẽ đến IC trước. Tôi không chắc những gì thích hợp hơn trong thực tế.

— Simon Richter