Truyền HDMI / DVI qua một đồ họa không hỗ trợ TMDS

Tôi hy vọng có thể xuất HDMI / DVI-D cho dự án FGPA tiếp theo của mình nhưng FPGA của tôi không có hỗ trợ riêng cho đầu ra TMDS. FPGA là Spartan 3E và tôi tin rằng nó chỉ hỗ trợ tín hiệu vi sai LVDS.

Tôi đã đọc rất nhiều trên mạng về tín hiệu vi sai và tôi có một ý tưởng chung về cách thức hoạt động nhưng tôi bối rối về các tiêu chuẩn khác nhau. Tôi cũng đã xem qua các thông số kỹ thuật cho HDMI nhưng nó rất khô khan và dường như có một sự quen thuộc nhất định với các khái niệm này mà tôi không có.

Ví dụ, chính xác TMDS so với LDVS là gì? Có phải TMDS chỉ là một sơ đồ mã hóa chạy trên LVDS? Có phải TMDS và LVDS chỉ là tiêu chuẩn cho tín hiệu vi sai nhưng với các đặc tính điện khác nhau? Việc không có kết quả tìm kiếm cho các chip chuyển đổi LVDS sang TMDS cho thấy sự hiểu biết của tôi bị phá vỡ ở đây.

Trong một ý nghĩa thực tế, tôi tự hỏi liệu tôi có thể đơn giản nối một bảng ngắt HDMI trực tiếp vào các chân đầu vào của FPGA không, định cấu hình các chân đó theo tiêu chuẩn LVDS IO và mong nó hoạt động (với điều kiện là phần mềm được viết chính xác). Một số trang web ngụ ý rằng tôi có thể nhưng có vẻ như tất cả các GPU của họ đều được tích hợp trình điều khiển TMDS mà tôi không có. Các trang web khác nói rằng tôi cần hỗ trợ TMDS nhưng sau đó nói rằng LVDS cũng hoạt động. Wikipedia dường như gợi ý rằng LVDS đang được loại bỏ như một tiêu chuẩn để truyền dữ liệu qua DVI hoặc HDMI.

Ai đó có thể giúp tôi làm sáng tỏ bất kỳ sự hiểu lầm về cách tất cả những điều này hoạt động?

Những câu hỏi hay. Gần đây tôi đã nghiên cứu chủ đề này và sẽ cố gắng cung cấp một số câu trả lời ngắn gọn ở đây.

TMDS vs LDVS chính xác là gì?

LVDS (tín hiệu vi sai điện áp thấp) chỉ đơn giản là một đặc điểm kỹ thuật điện cho giao diện tín hiệu vi sai, trong khi TMDS (tín hiệu vi sai tối thiểu hóa chuyển tiếp) vừa là một đặc điểm kỹ thuật điện VÀ sơ đồ mã hóa 8b / 10b cụ thể. Thật không may, các thông số kỹ thuật điện không tương thích trực tiếp, mặc dù có nhiều cách khác nhau để "thích ứng" cái này với cái khác trong những trường hợp nhất định.

Về mặt điện, LVDS sử dụng trình điều khiển cực totem và chấm dứt vi sai (100-120Ω), trong khi TMDS sử dụng trình điều khiển bộ thu mở CML (logic chế độ hiện tại) và các đầu cuối 50Ω riêng lẻ đến + 3,3V. Các IOB Spartan-3E không hỗ trợ trực tiếp CML.

Sau đó, có câu hỏi về mã hóa TMDS. Các IOB Spartan-3E có hỗ trợ DDR, với tốc độ dữ liệu lên tới 628 Mb / giây, nhưng không có logic SERDES tốc độ cao chuyên dụng. Bạn sẽ phải thực hiện mã hóa và giải mã TMDS trong cấu trúc đồ họa, sử dụng hỗ trợ DDR trong IOB để có được dòng bit cuối cùng. Điều này sẽ giới hạn bạn ở tốc độ pixel từ 62,8 Mp / s trở xuống.

Trong một ý nghĩa thực tế, tôi tự hỏi liệu tôi có thể đơn giản kết nối một bảng ngắt HDMI trực tiếp vào các chân đầu vào của đồ họa của mình không, định cấu hình các chân đó theo tiêu chuẩn LVDS IO và mong muốn nó hoạt động

Không, không phải ở phía đầu vào, ít nhất là không có một số nỗ lực để chấm dứt TMDS đúng cách và sau đó kết hợp nó với độ lệch thích hợp với các máy thu LVDS trên FPGA (tất cả điều này trong khi vẫn duy trì trở kháng vi sai chính xác 100Ω). Lưu ý rằng các dự án mẫu mà bạn liên kết đến đều là các ví dụ chỉ xuất ra. Điều khiển DVI / HDMI từ đầu ra LVDS dường như dễ tha thứ hơn nhiều; họ dường như không thêm bất kỳ điện trở phân cực hoặc chấm dứt nào vào PCB của họ.

Đặt cược tốt nhất của bạn sẽ là sử dụng các chip đầu vào và đầu ra HDMI / HDMI bên ngoài và thực hiện kết nối với FPGA thông qua các bus song song của chúng. Tôi đã sử dụng các bộ phận thiết bị tương tự trong quá khứ.

TMDS sử dụng CML (Logic chế độ hiện tại) được kết thúc thành Vcc ở đầu nhận. LVDS từ tiêu chuẩn (IEEE644) là trình điều khiển chế độ điện áp được kết thúc trên các cặp ở đầu nhận. Nhưng nó không đơn giản như vậy, vì các trình điều khiển LVDS thường kiểm soát tốc độ xoay trên các chuyển tiếp để tránh đổ chuông và các hiệu ứng khó chịu khác, và trong chế độ này, trình điều khiển hoạt động giống như một nguồn hiện tại.

Tuy nhiên, trên một đọc nghiêm ngặt hai tiêu chuẩn này là khác nhau và không tương thích. sơ đồ mã hóa trên lớp vật lý này (8b / 10b DDR, v.v.) là các hoạt động logic.

Có các chip dịch (một từ TI là SN65CML100) để bạn có thể thêm nó vào bảng. Điều thú vị là con chip này cũng có thể là cầu nối CML sang CML, vì vậy có thể có một số cách đọc tốt từ bảng dữ liệu đó sẽ giúp bạn hiểu rõ hơn.

Điều thú vị là bảng dữ liệu này (cảnh báo mở dưới dạng pdf) nói rằng LVDS được ghép với tụ điện có thể điều khiển các đầu vào CML. trang 14 "Trình điều khiển LVDS được ghép nối ac thường hữu ích như trình điều khiển CML."

Cho rằng bạn đang xem việc nhận TDMS vào đầu vào DVI, có thể nó sẽ hoạt động. Lý tưởng nhất là bạn chấm dứt cặp thành Vcc nhưng LVDS có thể sẽ có pha chéo chấm dứt được tích hợp vào thiết bị không thể xóa được. Vì vậy, đó là một sự phức tạp vì sự chấm dứt sẽ là giá trị sai và bạn sẽ có một bộ chia điện trở trên đầu vào của bạn.

Và cuối cùng, đây là một liên kết đến một ghi chú ứng dụng từ Ti (lại là một pdf khác) và nó có nghĩa là chấm dứt ở trên. nhưng có một lưu ý:

Nói chung, nên sử dụng khớp nối ac khi điều khiển máy thu LVDS bằng CML. Nếu máy thu LVDS có phạm vi chế độ chung rộng có thể chấp nhận đầu vào CML (phạm vi chế độ chung phải đi đến đường ray VCC), thì kết nối được kết nối dc là kết nối trực tiếp.

vì vậy phạm vi chế độ chung của máy thu LVDS rất quan trọng. Chúng cũng không hiển thị kết thúc nội bộ, đây có thể là một vấn đề đối với một FPGA. Đây là hình ảnh được chụp từ ghi chú ứng dụng đó.

Nếu đầu vào LVDS có nhiều dải xoay điện áp thì bạn có thể gặp may. Ví dụ, một số "LVDS" chỉ hoạt động trên 500 mV.