Có một số câu hỏi đề cập đến sự khác biệt giữa các quy trình CMOS tiêu chuẩn và sản xuất DRAM:
Tại sao vi điều khiển có rất ít RAM?
Làm thế nào để họ tích hợp logic vào quy trình DRAM trong khi sản xuất SDRAM?
Những điểm khác biệt chính xác là gì, hay đây hoàn toàn là một bí mật thương mại? Tôi muốn có một câu trả lời chi tiết cho một người có hiểu biết chung về quy trình in thạch bản.
Câu trả lời:
Đây là một bài báo (hơi đề ngày) thảo luận về sự khác biệt: http://www.ece.neu.edu/facemony/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Về cơ bản, nó có một vài điểm khác biệt quan trọng.
Rò rỉ hiện tại. Các bóng bán dẫn thông qua cho các ô DRAM phải có độ rò rỉ cực thấp, nếu không thì dòng rò sẽ ảnh hưởng đến bit được lưu trữ trong ô nhanh đến mức dữ liệu sẽ bị mất giữa các chu kỳ làm mới. Một kỹ thuật được sử dụng là sai lệch cơ chất - 'số lượng lớn' của wafer được giữ ở điện áp khác không để thay đổi hiệu suất của bóng bán dẫn. Đối với logic, bạn muốn chất nền ở 0V để có hiệu suất tốt nhất (tốc độ cao nhất). Bài viết chỉ ra rằng việc xây dựng DRAM trên quy trình logic 0,5 um sẽ dẫn đến chu kỳ làm mới thường xuyên hơn 20 lần so với mức cần thiết cho quy trình DRAM. Tốc độ làm mới cao hơn sẽ làm tăng mức tiêu thụ năng lượng và có thể gây ra sự chậm trễ với việc truy cập bộ nhớ.
Ngưỡng điện áp. Điện áp ngưỡng cao được yêu cầu để giảm dòng rò. Tuy nhiên, các bóng bán dẫn điện áp ngưỡng cao sẽ chuyển đổi chậm hơn vì điện áp đầu vào phải tăng lên cao hơn trước khi bóng bán dẫn sẽ chuyển đổi, đòi hỏi nhiều thời gian hơn. Điện áp ngưỡng có thể được điều chỉnh bằng cách áp dụng độ lệch cơ chất hoặc bằng cách tăng nồng độ Dopant. Bài viết nói rằng điện áp ngưỡng quá trình DRAM cao hơn khoảng 40% so với điện áp ngưỡng quá trình logic. Có thể dope các bóng bán dẫn khác nhau số lượng khác nhau, nhưng điều này làm tăng sự phức tạp của quá trình.
Kết nối trên chip. Các thiết kế DRAM rất đều đặn và liên quan đến rất nhiều dây song song với việc đi qua tương đối ít. Thiết kế logic đòi hỏi sự phức tạp hơn nhiều. Do đó, các quy trình DRAM không hỗ trợ nhiều lớp kim loại như các quy trình logic. Bề mặt của DRAM cũng rất gập ghềnh do việc xây dựng các tế bào DRAM, hạn chế số lượng các lớp kim loại có thể được sử dụng. Thiết kế logic rất nhiều phẳng và kỹ thuật phẳng được sử dụng (đánh bóng rất mịn) để làm phẳng (phẳng) từng lớp trước khi lớp tiếp theo được xây dựng trên cùng. Các quy trình DRAM thường hỗ trợ khoảng 4 lớp kim loại trong khi các quy trình logic hỗ trợ lên đến 7 hoặc 8. Trạng thái logic hiện tại của nghệ thuật là 13 - 14 lớp kim loại.
Các vấn đề khác. Rò rỉ tế bào DRAM phải được giữ ở mức rất thấp để giữ điện tích trong các tụ điện của tế bào. Các tụ điện cũng phải rất hiệu quả về diện tích, điều này không dễ thực hiện với các tụ điện trên silicon. Các quy trình DRAM sử dụng một quy trình khá chuyên biệt để xây dựng các tụ điện không có sẵn trên các quy trình logic thông thường.
TL; DR: Các quy trình DRAM tạo ra logic chậm, các quy trình logic tạo ra DRAM bị rò rỉ. Sự khác biệt quá trình chính là đếm lớp kim loại, pha tạp bóng bán dẫn, xây dựng tụ điện và xu hướng chất nền.