Sáp nhập / kết nối xe buýt trong Altium Designer

Trong Altium Designer 14.3, tôi đang cố gắng hợp nhất hai bus 16 bit thành bus 32 bit với một trong các bus đầu vào trở thành 16 bit thấp hơn và 16 bit trên của bus đầu ra. Dưới đây là một hình ảnh nếu phương pháp cố gắng của tôi.

Khi tôi thử và biên dịch tài liệu, tôi nhận được lỗi sau : Duplicate Net Names Bus Slice \Y[31..0]. Tôi hiểu cách Altium nghĩ rằng tôi đang cố gắng xác định lại \Ymạng tuy nhiên tôi không thấy cách nào tốt hơn để hợp nhất hai xe buýt lại với nhau ngoài việc phá vỡ tất cả các chân của hai xe buýt riêng biệt và hợp nhất chúng lại với nhau. Đây là cách tôi sẽ thực hiện thiết kế nếu nó là sơ đồ HDL của FPGA.

Làm thế nào tôi nên làm điều này?

Tôi gặp vấn đề tương tự và tôi đã giải quyết nó bằng cách thay đổi tên mạng cục bộ trong bảng con để nó không khớp với tên cổng. Dưới đây là một ví dụ về những gì tôi đã làm: