Triển khai trình bổ sung khác nhau

Tôi đang kết hợp một ALU, mà tôi muốn tổng hợp trên một FPGA. Bộ cộng mang theo phía trước là bộ bổ sung được nhiều người chọn sử dụng thay vì bộ cộng mang gợn. Tuy nhiên, một ý nghĩ thoáng qua tâm trí tôi. Các bộ cộng mang gợn mà tôi đã đặt cùng nhau trước đây chỉ đơn giản là có một loạt các bộ cộng đầy đủ một bit được kết nối với nhau. Mặc dù vậy, điều gì sẽ xảy ra nếu tôi thiết kế một bộ cộng đầy đủ 4 bit? Tôi không nói về một bộ cộng được tạo thành từ bốn bộ cộng một bit. Tôi đang nói về một thành phần duy nhất với 9 đầu vào (x3, x2, x1, x0, y3, y2, y1, y0, cin). Tôi biết điều này sẽ có 512 trạng thái có thể (2 ^ (9 đầu vào)).

Điều tôi đang tự hỏi là:

1. Rõ ràng là sẽ có một số lượng lớn các cổng được sử dụng, nó có đáng không?
2. Nếu tôi đang triển khai tất cả các thành phần của mình bằng cách sử dụng cổng NAND với độ trễ nhất định hoặc tất cả điều này, thì tốc độ cải thiện sẽ thấy trong 32 bit bằng cách sử dụng a.) Bộ cộng đầy đủ 4 bit b.) Bộ cộng CLA c. ) Bộ cộng đầy đủ 1 bit
3. Có một số triển khai khác của một adder mà tôi không biết.
4. Mặc dù một adder là một phần rất nam tính của ALU, nhưng hầu hết các nhà thiết kế kỹ thuật số thực sự đi đâu? Hoặc họ chỉ đơn giản là sử dụngassign Sum = X+Y+cin;

Để trả lời # 4, ít nhất là trong mã được nhắm mục tiêu để tổng hợp, một bộ cộng thường sẽ được mã hóa thành assign sum = x + y. Điều này cho phép lựa chọn cách thực hiện trình cộng cho đến công cụ tổng hợp. Có một sự đánh đổi chi phí / hiệu suất. Không có yêu cầu hiệu suất chặt chẽ, công cụ sẽ thực hiện một bộ cộng mang gợn, vì điều đó có chi phí thấp nhất. Nếu có các yêu cầu hiệu suất mạnh hơn, công cụ sẽ thực hiện một cấu trúc tinh vi hơn, với một số chi phí được thêm vào. Một khả năng khác để tổng hợp FPGA là bộ cộng sẽ được ánh xạ tới thành phần DSP có mục đích đặc biệt, nếu có trong thiết bị đích.

Khi hiệu suất tối đa được mong muốn, logic sẽ được thiết kế bằng tay thay vì được thực hiện bằng công cụ tổng hợp. Trong trường hợp này, ngoài mô hình tham chiếu mức cao với biểu mẫu sum = x + y, còn có một mô tả cấp thấp hơn mô tả các cổng hoặc bóng bán dẫn riêng lẻ (điều này có thể được thực hiện trong HDL hoặc trong một công cụ sơ đồ). Kịch bản "hiệu suất tối đa" này gần như chắc chắn sẽ là một triển khai ASIC chứ không phải là một FPGA.

Để (không thực sự) trả lời # 3, vì hơn bao giờ bạn muốn biết về kiến ​​trúc trình cộng, tôi thấy luận điểm này được liên kết từ một chủ đề trên edaboard: http://www.iis.ee.ethz.ch/~zimmi/publications /adder_arch.pdf .

Để trả lời # 1 và # 2, cách tốt nhất để tìm ra những thứ như thế này là thực hiện một số thí nghiệm, bất cứ điều gì khác là suy đoán. Những gì bạn sẽ nhận được cho thiết kế "bộ cộng đầy đủ 4 bit" phụ thuộc vào cách bạn mã hóa nó. Nếu bạn mã hóa nó như một bộ cộng, công cụ có thể sẽ làm những gì nó đã làm dù sao, mặc dù có thể không nhận ra rằng các bộ cộng 4 bit đi cùng nhau để tạo thành một bộ cộng lớn hơn. Nếu bạn mã hóa nó như là một hàm logic, bạn có thể nhận được một cái gì đó nhanh hơn so với triển khai Ripple-carry, nhưng bạn có thể không.

Những gì bạn không muốn làm là tự thực hiện trình bổ sung ngoài cổng. Sử dụng các tính năng mà VHDL / Verilog cung cấp cho bạn để thêm số. Bất kỳ trình bổ sung nào bạn tạo sẽ lớn hơn và chậm hơn bất kỳ trình biên dịch VHDL / Verilog nào có thể làm.

Lý do cho điều này rất đơn giản: Các công cụ của FPGA có logic chuyên dụng để thực hiện các bộ cộng với số lượng logic tối thiểu và nhanh nhất có thể. Điều này bao gồm logic chuỗi mang đặc biệt và định tuyến. Nếu bạn để trình biên dịch sử dụng những thứ này thì bạn sẽ được hưởng lợi từ những thứ đã có trong FPGA. Nói cách khác, chỉ cần thực hiện Sum = X + Y + cin, trong đó X và Y là các số nhiều bit.

Viết mã dễ đọc (cho người khác hoặc cho chính bạn trong thời gian hai tuần :)

 a <= b+c;

Tin tưởng vào bộ tổng hợp cho đến khi nó được chứng minh rằng

• nó không làm những gì bạn muốn
• và bạn không đáp ứng các mục tiêu khu vực, thời gian hoặc sức mạnh của bạn.

Để làm bất cứ điều gì khác là tối ưu hóa sớm.

Sau đó, và chỉ sau đó, lộn xộn cố gắng cải thiện mọi thứ. Nhưng ít nhất đến thời điểm này, bạn đã có một bản kiểm tra bảo hiểm đầy đủ của tùy chọn "đơn giản" (bạn có làm điều đó trước khi bắt đầu tối ưu hóa không, phải không? :).

Tôi thứ hai rằng công cụ của bạn có thể sẽ thực hiện bổ sung tốt hơn bạn làm.

Đối với các loại trình bổ sung khác nhau, hãy kiểm tra Hennessy và Patterson, phiên bản thứ 3 của IIRC (mỗi phiên bản là một cuốn sách hoàn toàn khác nhau!).

Một cách để tăng tốc độ bổ sung là sử dụng cơ bản là một trình cộng gợn nhưng KHÔNG thêm hoàn toàn vào mỗi bước: mỗi phép cộng tạo ra một tổng và kết quả thực hiện, và các gợn sóng mang qua một giai đoạn trên mỗi lần thêm. Rất hữu ích để thực hiện phép nhân.