Sản lượng trong DRAM và các quy trình dự phòng lớn khác


9

Bây giờ tôi đang nghiên cứu tài liệu kỹ thuật điện về các loại chiến lược được sử dụng để sản xuất một cách đáng tin cậy các hệ thống cực kỳ phức tạp nhưng cũng cực kỳ mong manh như DRAM, nơi bạn có một loạt hàng triệu linh kiện và trong đó một thất bại có thể làm hỏng cả hệ thống .

Có vẻ như một chiến lược phổ biến được sử dụng là sản xuất một hệ thống lớn hơn nhiều, và sau đó vô hiệu hóa có chọn lọc các hàng / cột bị hỏng bằng cách sử dụng cầu chì có thể giải quyết. Tôi đã đọc [1] rằng (tính đến năm 2008) không có mô-đun DRAM nào hoạt động và với các mô-đun DDR3 1GB, với tất cả các công nghệ sửa chữa, hiệu suất tổng thể tăng từ ~ 0% đến khoảng 70% .

Đó chỉ là một điểm dữ liệu. Điều tôi băn khoăn là, đây có phải là thứ được quảng cáo trong lĩnh vực này không? Có một nguồn tốt để thảo luận về sự cải thiện năng suất so với SoA? Tôi có những nguồn như thế này [2], đó là một công việc tốt để thảo luận về năng suất từ ​​lý luận nguyên tắc đầu tiên, nhưng đó là năm 1991, và tôi tưởng tượng / hy vọng rằng mọi thứ bây giờ tốt hơn.

Ngoài ra, việc sử dụng các hàng / cột dự phòng có còn được sử dụng cho đến ngày nay không? Công nghệ dự phòng này cần bao nhiêu không gian bảng bổ sung?

Tôi cũng đã xem xét các hệ thống song song khác như màn hình TFT. Một đồng nghiệp đã đề cập rằng Samsung, tại một thời điểm, thấy rẻ hơn khi sản xuất màn hình bị hỏng và sau đó sửa chữa chúng thay vì cải thiện quy trình của họ để đạt năng suất chấp nhận được. Tuy nhiên, tôi vẫn chưa tìm thấy một nguồn tốt về điều này.

Tham chiếu

[1]: Gutmann, Ronald J, et al. Công nghệ xử lý Ics cấp 3-d Ics. New York: Springer, 2008 [2]: Horiguchi, Masahi, et al. "Một kỹ thuật dự phòng linh hoạt cho DRAM mật độ cao." Mạch trạng thái rắn, Tạp chí IEEE ngày 26.1 (1991): 12-17.


3
Dự phòng hàng và cột vẫn được sử dụng ngày nay. Dự phòng cấp độ khối đã được sử dụng trong bộ đệm Itanium 2 L3 (xem Stefan Rusu và cộng sự, "Bộ xử lý Itanium 2 6M: Tần số cao hơn và Bộ đệm L3 lớn hơn", 2004). Một cân nhắc khác về năng suất là tạo ra cả tốc độ / công suất / nhiệt độ vận hành và "công suất" (ví dụ, bộ đa xử lý chip có thể được bán với một loạt số lượng lõi, về lý thuyết, thậm chí DRAM có thể được bán dưới dạng một nửa công suất phần).
Paul A. Clayton

hấp dẫn, cảm ơn bạn. Nhìn vào thiết kế bộ đệm, tôi thấy 140 phân đoạn, mỗi ngân hàng có 2 ngân hàng con, lần lượt có tám khối mảng 96x256. Mỗi khối có 32 bit. Điều đó có nghĩa là, tổng cộng, 140 * 2 * 8 * 96 * 256 * 32 = 1.762x10 ^ 9 bit cần thiết để tạo ra 48x10 ^ 6 bit lưu trữ. Điều này có đúng không?
Mephistophele

3
Không, 32 bit là một phần của khối 96x256 (12 cách bộ đệm * 8 * 4 * 32 bit trên mỗi dòng bộ đệm). Cũng cần lưu ý rằng một số bit được sử dụng cho ECC, vì vậy bộ đệm có 6MiB dữ liệu . (Việc sử dụng ECC giới thiệu một nếp nhăn khác về năng suất khi đóng thùng. Yêu cầu ECC khác nhau tùy theo ứng dụng và ECC dư thừa có thể được sử dụng để hỗ trợ điện áp thấp hơn (hoặc tốc độ làm mới cho DRAM) mà không mất dữ liệu cho phần năng lượng thấp hơn cũng như cung cấp hiệu chỉnh cho sản xuất khiếm khuyết. Như vậy là một sự xem xét về mặt lý thuyết vì các yếu tố tiếp thị thường không cho phép sự linh hoạt như vậy.)
Paul A. Clayton

cảm ơn lần nữa Đây là nhiều hơn để đạt được một ước tính cho chi phí tổng thể của quá trình sản xuất. Đó là, cần bao nhiêu không gian bảng bổ sung (với tư cách là đại diện cho tài nguyên vật lý đã sử dụng) để đạt được 6MiB này? Tôi sẽ cố gắng ước tính điều này từ khu vực được chiếm bởi bộ đệm L3 và lấy lại cho bạn.
Mephistophele

2
Sử dụng vùng ô bit không chiếm giải mã hàng và các chi phí khác. Chi phí dự phòng diện tích có thể được ước tính đơn giản bằng cách nhận ra rằng 4 trong số 140 phân đoạn là phụ tùng (ít hơn 3% chi phí), bỏ qua chi phí định tuyến bổ sung. Cũng cần lưu ý rằng các phiên bản bộ nhớ cache 3MiB L3 đã được bán, do đó năng suất cho các phiên bản 6MiB được phép thấp hơn. (Tôi đoán rằng việc sử dụng các bóng bán dẫn có kích thước tối thiểu lớn hơn cho các tế bào SRAM, để rò rỉ thấp hơn, cũng có thể làm giảm tỷ lệ lỗi hiệu quả một chút.) 136 các phân đoạn được sử dụng chỉ ra 8 cho ECC (6 +% trên không).
Paul A. Clayton

Câu trả lời:


1

Không nhà sản xuất sẽ không bao giờ công bố số liệu năng suất, trừ khi họ phải đối với một số lý do. Nó được coi là một bí mật thương mại. Vì vậy, để trả lời câu hỏi của bạn trực tiếp, không - nó không được quảng cáo trong ngành.

Tuy nhiên, có nhiều kỹ sư có công việc là cải thiện thông lượng dòng và năng suất cuối dòng. Điều này thường bao gồm việc sử dụng các kỹ thuật như tạo thùng và chặn dự phòng để làm cho tổn thất khỏi chức năng đường truyền đủ để có thể bán được. Dự phòng khối chắc chắn được sử dụng ngày hôm nay. Rất dễ để phân tích:

(khối không thành công trên một phần) / (khối trên mỗi phần) * (khối không thành công trên mỗi phần) / (khối trên mỗi phần)

Điều đó sẽ giúp bạn có xác suất cả hai khối song song đều thất bại. Tôi nghi ngờ bạn sẽ kết thúc với năng suất thấp tới 70%, vì thông thường 90% là năng suất tối thiểu chấp nhận được.


2
Trong khi tôi đánh giá cao câu trả lời của bạn, @ Paul-a-clayton đã cung cấp thông tin này và cũng có thể trích dẫn các ấn phẩm thực sự (cụ thể là Itanium 2) trong các bình luận. Hơn nữa, trong khi dự phòng khối được thảo luận trong các bài báo đó, nó nói "Việc sử dụng các phân đoạn này tối ưu hóa việc sử dụng vùng chết mà không làm hạn chế sơ đồ tầng lõi" mà không đề cập đến khả năng chịu lỗi. Nếu bạn có các giấy tờ đặc biệt đề xuất dự phòng khối làm công cụ xử lý lỗi, chúng sẽ được đánh giá rất cao.
Mephistophele
Khi sử dụng trang web của chúng tôi, bạn xác nhận rằng bạn đã đọc và hiểu Chính sách cookieChính sách bảo mật của chúng tôi.
Licensed under cc by-sa 3.0 with attribution required.