Kích thước bảng so với kích thước thành phần

8

Nhiều khi chúng tôi thiết kế PCB, chúng tôi có thể bị mắc kẹt với tình trạng thiếu bất động sản trên bảng PCB. Tất nhiên chúng ta có thể khắc phục nó nhiều lần bằng cách tăng số lượng lớp, sau đó làm cho nó phức tạp hơn và tốn kém hơn.

Nhưng, một vài lần kích thước của các thành phần và kích thước bảng sẵn có chỉ là không cân bằng. Ví dụ, tôi có một bảng 10 x 10 (centimet).

Tôi đã tính diện tích chiếm bởi tất cả các thành phần (bao gồm cả thụ động) và tôi đưa ra một con số. Diện tích có sẵn là 100 cm ² . Điều gì nên là một kích thước tổng thành phần lý tưởng (tổng diện tích của tất cả các thành phần)? Có một quy tắc của ngón tay cái như vậy để thoát khỏi?

Giống như nếu tổng diện tích kích thước thành phần là 'x' thì cần thêm tối thiểu 15-20% không gian bảng bổ sung. Lập luận này sẽ hữu ích trong việc giải quyết những khách hàng luôn yêu cầu PCB nhỏ hơn để phù hợp với vỏ bọc của họ.

Tôi hiểu rằng điều này có thể rất mơ hồ, nhưng tôi sẽ đánh giá cao bất kỳ điểm nào bạn có thể vui lòng chia sẻ.

pcb

— Hội đồng quản trị
nguồn

2

Hmm một số yêu cầu có tác động lớn đến cách bạn có thể sử dụng không gian bảng, đôi khi bạn cần khoảng cách 10 mm xung quanh một phần cụ thể của mạch (cách ly) dẫn đến việc sử dụng không gian bảng nhiều hơn so với các trường hợp khác. Có thể một số yêu cầu giải phóng mặt bằng có thể được sử dụng để tính khoảng cách tối thiểu giữa các thành phần sẽ tạo ranh giới thấp hơn cho không gian cần thiết thêm, nhưng sau đó số lượng thành phần đóng vai trò vì nó khác nhau khi đặt 100 cái nhỏ so với 1 lớn.

— Arsenal

1

Tôi giả sử khu vực cho mỗi phần bao gồm dấu chân và khoảng cách giữa các thành phần. Điều đó sẽ cho một giới hạn thấp lạc quan. Một "dự đoán" thô sơ cho khu vực theo dõi có thể được tính số lượng chân và giả sử một bản nhạc kết nối hai chân. Giả sử tất cả các bản nhạc nằm cùng phía với các thành phần. Giả sử trung bình các rãnh là 1/2 kích thước ngắn nhất của bảng, mỗi chiều là chiều rộng theo dõi + 1 chiều rộng không gian. Điều này cung cấp một khu vực để theo dõi ước tính. Bạn có thể có thể làm tốt hơn bằng cách định tuyến các bản nhạc dưới các bộ phận hoặc sử dụng vias để đến phía bên kia, nhưng vias tiêu tốn không gian và đó là SWAG.

— xe cứu thương

Tôi đã bỏ phiếu để đóng vì tôi không nghĩ có một quy tắc chung. Bất kỳ câu trả lời thực sự nào cũng sẽ là một cuốn sách dày mô tả cách tốt nhất để bố trí một bảng bao gồm thông tin về điện áp cao, dòng điện cao, nhiệt độ, nhiệt, v.v.

— JRE

@JRE. Cảm ơn ý kiến của bạn. Bạn nói "Bạn không nghĩ có một quy tắc chung". Bài đăng này đã được khoảng 1 giờ hoặc lâu hơn. Hãy để những người khác đưa vào một số suy nghĩ của họ và nếu thực sự bài viết của tôi là vô ích đóng nó. Tôi đã đề cập rằng bài viết có thể mơ hồ.

— Board-Man

3

Tôi nghĩ mật độ kết nối (số lượng kết nối chia cho khu vực PCB) được sử dụng làm số liệu proxy. Tất nhiên không có quy tắc chung nào về mật độ nào là phù hợp nhất, nhưng đôi khi bạn có thể tìm thấy số liệu thống kê cho một số loại điện tử nhất định và so sánh với loại điện tử đó (nếu phù hợp, ví dụ: không so sánh nguồn ATX với điện thoại di động) . Một ví dụ từ Kinh tế học Thiết kế, Sản xuất và Thử nghiệm (1994) :

— Fizz
nguồn

1

Như phần phụ lục, đối với những thứ mà mật độ thành phần thực sự quan trọng, như vệ tinh, mọi người thực sự điên rồ như chạy thuật toán di truyền trên hàng ngàn bố cục để chọn một thứ làm giảm thiểu diện tích (trong số các mục tiêu khác); ví dụ: Books.google.com/books?id=U2LLBQAAQBAJ&pg=PA383

— Fizz

4

Rõ ràng nếu bạn không có dấu vết giữa các thành phần, các bộ phận có thể được đặt cách nhau rất chặt chẽ. Hình trên cùng a) giả định khoảng hở 0,15 mm, hoặc 6 triệu, là mặc định cho Eagle. Hình giữa b) bao gồm các dấu vết và vias một lần nữa với khoảng cách và kích thước dấu vết được giả định là 6 triệu ..

Có thể ước tính hợp lý tốt cho một hội đồng, nhưng sẽ mất một lượng công việc khá lớn nếu phải tính đến dấu vết. Nếu các giả định có thể được thực hiện về số lượng dấu vết (vì đó là một bảng nhiều lớp), thì mọi thứ trở nên dễ dàng hơn nhiều.

Đối với một thành phần, không gian cần thiết (giả sử không có dấu vết hoặc vias) là:

Một = = (tôi + c) \times (w + c)

$A = (l+c)\times(w+c)$

Trong đó A là diện tích, l = length, w = width và c là khoảng trống.

Đối với các bộ phận có ít nhất một dấu vết ở một hoặc cả hai bên, đó là:

Một = = (tôi + c + t 2 c + x 2 c) \times (w + c + y 2 c + z 2 c)

$A = (l + c + t2c + x2c)\times(w + c + y2c + z2c)$

Trong đó A là diện tích, l = length, w = width và c là khoảng trống, t và x là số lượng dấu vết hoặc vias trên một hoặc cả hai đầu và y và z là số lượng dấu vết hoặc vias dọc theo một hoặc cả hai của các bên. A thông qua việc cho ăn vào một điện trở được tính giống như một dấu vết.

Điều này có thể được thực hiện bằng mm hoặc mils, miễn là cùng một hệ thống được sử dụng cho mọi thứ. Tôi giả sử khoảng trống giữa dấu vết và chiều rộng dấu vết là như nhau.

Nếu đây sẽ là một bảng nhiều lớp, thì người ta có thể giả sử gần như tất cả các dấu vết sẽ ở dưới cùng hoặc lớp giữa và trên cùng sẽ chỉ là vias, như hình c). Trong trường hợp đó, như một xấp xỉ đầu tiên, chỉ cần giả sử thông qua cho mỗi pin.

Đối với các bộ phận lớn, như một chiếcC có rất nhiều chân được đặt sát nhau, cho phép hai hàng vias. Tôi không cho phép thực tế là các bộ phận như thế có thể có một vài vias bên dưới chúng và / hoặc không có miếng đệm nào có thể nhìn thấy (như gói QFN).

Vì vậy, bây giờ bạn có ít công việc hơn - chỉ là diện tích của các thành phần, cộng với phòng cần thiết cho vias. Các công thức giảm xuống bốn cái đơn giản hóa này (không ước tính số lượng hoặc khả năng sắp xếp dấu vết):

Đối với các bộ phận hình chữ nhật có miếng đệm ở mỗi đầu, như điện trở hoặc mũ:

Một = = (tôi + 5 c) \times (w + c)

$A = (l+5c)\times(w+c)$

Đối với các bộ phận hình chữ nhật, có các chân dọc theo cạnh (như các gói SOIC, v.v.):

Một = = (tôi + c) \times (w + 5 c)

$A = (l+c)\times(w+5c)$

Đối với các bộ phận hình chữ nhật, có chân dọc theo hai bên và ở hai đầu:

Một = = (tôi + 5 c) \times (w + 5 c)

$A = (l+5c)\times(w+5c)$

Đối với các thành phần hình vuông lớn, với tất cả các chân xung quanh:

Một = = (tôi + 9 c)^{2}

$A = (l+9c)^{2}$

Những giả định này hầu như không có bất kỳ dấu vết nào trên (các) thành phần; tức là ít nhất một bảng bốn lớp với hai lớp tín hiệu. Vì vậy, các khu vực này được cố định cho từng loại thành phần; chúng không thay đổi theo số lượng dấu vết.

Nếu điều này được đưa vào bảng tính, với các công thức được thiết lập cho từng kích thước thành phần (như điện trở hoặc nắp 0805), thì nó sẽ không quá tệ. Bạn chỉ cần một giá trị cho mỗi loại thành phần. Đếm số lượng của từng kích thước khác nhau và thêm chúng (ví dụ: cả điện trở và tụ điện có thể có trong các gói 0603 - bạn không cần các mục riêng biệt cho mỗi kích thước).

Hãy nhớ cho phép không gian cho các miếng đệm ở hai đầu của một bộ phận - ví dụ: chiều dài điện trở chỉ bao gồm thân máy. Một điện trở 0603 (1608 mét) dài 1,6 mm rộng 0,8 mm, nhưng bao gồm các miếng đệm, nó dài 2,8 mm. Những dấu chân này sẽ được xác định trong thư viện thành phần cho chương trình bố trí PCB của bạn.

Vì vậy, đối với điện trở 0603, diện tích cần thiết (bao gồm các miếng đệm và vias ở mỗi đầu) sẽ là:

Một = = (tôi + 5 c) \times (w + c)

$A = (l+5c)\times(w+c)$

Một = = (2.1 + 5 \times 0,15) \times (0,9 + .15) = = 2,85 \times 1,05 = = 2,99 m m^{2}

$A = (2.1 + 5\times 0.15)\times(0.9 + .15) = 2.85\times 1.05 = 2.99\space mm^{2}$

Diện tích chỉ thân của điện trở (1,6 mm x 0,8 mm) nhỏ hơn một nửa - 1,28 mm². Dấu chân (bao gồm các miếng đệm) là 2,1 mm x 0,8 mm hoặc 1,68 mm². Vì vậy, sử dụng một trong hai yếu tố cộng với hệ số mờ nhạt thậm chí 20% sẽ không hiệu quả. Khoảng trống tối thiểu cần thiết cho chỉ một thông qua hoặc theo dõi thành phần gần một nửa diện tích.

Với các phần nhỏ hơn, khoảng trống chiếm ưu thế hơn nữa. Đối với điện trở 0201 (0603 số liệu, tức là 0,6 mm x 0,3 mm), khu vực cần thiết là:

Một = = (0,75 + 5 \times 0,15) \times (0,3 + .15) = = 1,5 \times 0,45 = = 0,68 m m^{2}

$A = (0.75 + 5\times 0.15)\times(0.3 + .15) = 1.5\times 0.45 = 0.68\space mm^{2}$

so với kích thước thành phần 0,18 mm² và dấu chân 0,22 mm². Trong trường hợp này, dấu chân (bao gồm cả vùng đệm được đề xuất) chỉ chiếm 1/3 diện tích cần thiết.

Với một bảng tính, bạn có thể thay đổi các con số xung quanh (đưa ra một số ước tính trường hợp xấu nhất và tốt nhất) và ít nhất là có được một ý tưởng sơ bộ. Có lẽ thay đổi tất cả các điện trở từ 0603 thành 0201 và xem sự khác biệt tạo ra - hoặc chuyển từ một pinC 100 chân sang một pin 64 chân - hoặc thay đổi kích thước khe hở.

— tcrosley
nguồn

Hiệu chỉnh nhỏ: 8 triệu bằng 203.2. 0,15 mm nhỏ hơn một chút so với 6 triệu (152,4 Phát)

— Grebu

1

Tôi đang thực hiện một thiết kế PCB chung và làm việc chỉ định một vỏ bọc để phù hợp với sơ đồ, và tôi sử dụng một quy tắc chung.

Làm nền - thiết kế của chúng tôi không yêu cầu sự cô lập hoặc dấu vết lớn trên bảng. Chúng tôi đang làm việc với các mạch 3-5VDC khép kín và làm logic cơ bản. Chúng thường được gắn vào một bao vây và phải phù hợp với kích thước bao vây. Quản lý hai quá trình song song là lợi thế vì nó có thể tiết kiệm các lần lặp thiết kế và tăng tốc thời gian đưa ra thị trường.

Cách tiếp cận là cộng tất cả các khu vực sẽ được tiêu thụ bởi các thành phần không thụ động và nhân đôi nó.

Vì vậy, ví dụ, nếu tôi cần 5.000mm2 cho các thành phần, chúng tôi ước tính 10.000mm2 cho kích thước bảng. Lấy căn bậc hai của số đó và có ước tính kích thước bảng nếu nó là hình vuông.

Điều này cho phép thực hiện so sánh thô với vỏ bọc. Điều này ít nhất đưa chúng ta vào sân bóng, và chúng ta làm việc từ đó. Nó cho phép quá trình đi song song giữa các sơ đồ và các lĩnh vực khác của thiết kế.

— Steigz
nguồn