Tách tụ điện ở lớp dưới cùng?

Tôi đang sử dụng 0,01 UF tụ tách trong một gói 0805 , trên mỗi V _cc / GND cặp của tôi CPLD . Vì vậy, khoảng tám tụ điện trong tổng số). Tôi thấy việc định tuyến bảng dễ dàng hơn một chút nếu các tụ tách rời được đặt ở lớp dưới cùng và được kết nối với các chân V _cc và GND của CPLD / MCU bằng vias .

Đây có phải là một thực hành tốt? Tôi hiểu mục đích là để giảm thiểu vòng lặp hiện tại giữa chip và tụ điện.

Lớp dưới cùng của tôi cũng phục vụ như một mặt phẳng mặt đất. (đó là một bảng hai lớp, vì vậy tôi không có mặt phẳng V _cc ), và vì vậy tôi không cần kết nối chân đất của tụ điện bằng vias. Rõ ràng, chân GND của chip được kết nối bằng cách sử dụng thông qua. Đây là một hình ảnh minh họa điều này tốt hơn:

Dấu vết dày về phía tụ điện là V _cc (3,3 V) và nó được kết nối với một dấu vết dày khác đi thẳng từ nguồn điện. Tôi cung cấp V _cc cho tất cả các tụ điện theo cách này. Đó có phải là một thực hành tốt để kết nối tất cả các tụ tách rời theo cách như vậy hoặc tôi sẽ gặp vấn đề trên đường?

Một cách khác mà tôi thấy đang được sử dụng là có một dấu vết duy nhất cho V _cc và một cách khác cho GND chạy từ nguồn điện. Các tụ tách rời sau đó 'chạm' vào các dấu vết đó. Tôi nhận thấy rằng trong cách tiếp cận đó không có mặt phẳng mặt đất - chỉ có dấu vết V _cc và GND dày chạy từ một điểm duy nhất. Một chút giống như cách tiếp cận V _cc của tôi được mô tả trong đoạn trước, nhưng cũng được áp dụng cho GND.

Cách tiếp cận nào sẽ tốt hơn?

Hình 2

Hình 3

Dưới đây là một số hình ảnh khác của các tụ tách rời. Tôi nghĩ trong số này tốt nhất là tụ điện ở lớp trên cùng - các bạn có đồng ý không?

Rõ ràng tôi sẽ cần một cái cho pin GND nếu tôi muốn nó kết nối với mặt phẳng mặt đất. Về giá trị, 0,001 uF đến 0,1 uF đã được chỉ định trong tài liệu của Altera và vì vậy tôi đã giải quyết ở mức 0,01 uF. Thật không may, mặc dù tôi lưu ý rằng tôi sẽ cần một tụ điện khác dưới 3 cm, tôi không nhớ thực hiện nó trên sơ đồ. Dựa trên các đề xuất ở đây, tôi cũng sẽ thêm song song 1 uF vào mỗi cặp Vdd / GND.

Về sức mạnh - Tôi sẽ sử dụng 100 phần tử logic cho thanh ghi dịch chuyển 100 bit. Tần suất hoạt động chủ yếu phụ thuộc vào giao diện SPI của MCU mà tôi sẽ sử dụng để đọc thanh ghi thay đổi. Tôi sẽ sử dụng tần số chậm nhất mà AVR Mega 128L cho phép SPI (tức là 62,5 kHz). Bộ vi điều khiển sẽ ở mức 8 MHz sử dụng bộ dao động bên trong của nó.

Đọc các câu trả lời dưới đây, bây giờ tôi khá quan tâm đến máy bay mặt đất của tôi. Nếu tôi hiểu câu trả lời của Olin, tôi không nên kết nối chân GND của mỗi tụ điện với mặt phẳng đất. Thay vào đó, tôi nên kết nối các chân GND với mạng GND chính trên lớp trên cùng và sau đó kết nối mạng GND đó với lợi nhuận chính. Tôi có đúng ở đây không?

Nếu đây là trường hợp, tôi có nên có một máy bay mặt đất không? Các chip khác trên bảng là MCU và CLPD khác (mặc dù cùng một thiết bị). Ngoài ra, nó chỉ là một loạt các tiêu đề, kết nối và các yếu tố thụ động.

Đây là CPLD với 1 tụ điện uF và mạng hình sao cho V _cc . Điều này có giống như một thiết kế tốt hơn?

Bây giờ tôi lo lắng rằng điểm sao (hoặc khu vực) sẽ can thiệp vào mặt phẳng mặt đất, vì chúng nằm trên cùng một lớp. Cũng lưu ý, tôi đang kết nối V _cc với pin V _cc của tụ điện lớn hơn . Điều này là tốt hay tôi nên kết nối V _cc với từng tụ điện riêng lẻ?

Oh và xin đừng bận tâm đến việc dán nhãn tụ điện phi logic. Tôi sẽ sửa nó ngay bây giờ.

$V_{DD}/V_{SS}$
Ngoài ra, tùy thuộc vào nhu cầu sức mạnh của CPLD, 10nF có thể hơi nhỏ một chút, mặc dù điều này có thể là vấn đề đối với các GPU hơn là CPLD. Phụ thuộc cả vào số lượng cổng và tần số đồng hồ. Tuy nhiên, khi tôi sử dụng nắp 10nF, tôi đặt 1$\mu$F nắp song song, với 10nF gần nhất với các chân.
Daisy xâu chuỗi tải của bạn trên một dấu vết sức mạnh duy nhất không phải là một ý tưởng tốt. Thay vào đó, làm cho đầu ra của bộ nguồn trở thành một điểm sao và kết nối các thiết bị khác nhau của bạn trên các dấu vết khác nhau, mỗi thiết bị có sự tách rời riêng.

chỉnh sửa
ảnh chụp màn hình thứ ba của bạn chắc chắn là tốt nhất, tách rời khôn ngoan. (Tôi thậm chí sẽ để các dấu vết đi thẳng xuống.) Tôi thấy không có vấn đề gì với mặt phẳng mặt đất, cũng như với vias kết nối với nó. Chỉ không đặt thông qua giữa nắp và chân CPLD. Khoảng cách mũ-CPLD nên rất ngắn, nếu có thể thậm chí ngắn hơn! :-)

chỉnh sửa 2
Tôi đã không chú ý đến gói đầu tiên, nhưng ảnh chụp màn hình thứ tư của bạn cho thấy rõ: các gói mũ của bạn rất lớn . Tôi thấy Mark cũng đã ghi chú về nó và tôi đồng ý với anh ta: chuyển sang kích thước nhỏ hơn. Ngày nay, 0402 khá chuẩn và cửa hàng lắp ráp PCB của bạn cũng có thể làm được 0201s. ( AVX có 10nF X7R trong gói 0201.) Một gói nhỏ hơn sẽ cho phép bạn đặt tụ điện gần IC hơn, nhưng vẫn còn chỗ cho các dấu vết lân cận.

Đọc thêm
Chọn tụ điện MLC cho các ứng dụng bỏ qua / tách rời . Tài liệu AVX
sử dụng tụ tách rời . Tài liệu cây bách

Tôi đồng ý rằng nói chung nó không phải là một vấn đề lớn nếu mũ bypass được đặt ở phía bên kia của bảng từ con chip mà họ đang bỏ qua. Với các gói BGA, đây là cách duy nhất để bỏ qua một số cặp điện / đất. Vấn đề là giảm thiểu vòng lặp bypass. Nếu cách tốt nhất để đạt được điều đó là đặt nắp bypass dưới chip, thì không sao.

Tuy nhiên, trong trường hợp của bạn, nó không có ý nghĩa. Bạn không có gì ở lớp trên cùng, nơi có nắp, vì vậy hãy kết nối trực tiếp với các chân và thêm một lớp qua lớp mặt đất.

Có một lý do khác tôi không thích cách bố trí của bạn độc lập bỏ qua. Bạn đang chạy kết nối giữa pin mặt đất chip và mặt đất của nắp bypass trên mặt phẳng đất chính. Bây giờ bạn có một ăng-ten vá trung tâm thay vì một mặt phẳng mặt đất. Cố gắng giữ các dòng vòng lặp tần số cao ra khỏi mặt phẳng mặt đất. Đảm bảo vòng lặp giữa chip và nắp bypass ngắn như bạn có thể tạo ra nó một cách hợp lý, sau đó kết nối phần đất của vòng lặp đó với lưới mặt đất chính ở một nơi. Điều tương tự cũng xảy ra đối với phần sức mạnh của vòng lặp. Điều đó giữ cho các dòng tần số cao có trong khi vẫn cung cấp kết nối điện và mặt đất tốt. Điều này không quan trọng để bỏ qua, nhưng nó liên quan đến phát thải RF.

Mục đích (như bạn biết) là cung cấp trở kháng càng thấp càng tốt giữa nguồn và mặt đất, vì vậy việc giữ dấu vết (từ pin đến tụ điện) càng ngắn càng tốt là điều quan trọng. Một bảng 4 lớp trở lên dễ dàng hơn rất nhiều để đạt được hiệu suất tần số cao tốt, nhưng với sự cẩn thận, nó có thể được thực hiện trên bảng 2 lớp.

Tôi đã tạo ra khá nhiều bảng thử nghiệm 2 lớp đồ họa và sử dụng phương pháp mà Steven đề cập với nắp và dấu vết trên cùng một lớp - thông thường tôi sẽ sử dụng 100nF và 10nF ngay cạnh nhau trên mỗi bộ chân nguồn (gần nhất 10nF đến các chân) với một vài 1uF và 10uF nữa.

Nếu bạn sử dụng vias trong thiết kế trên, thì lý tưởng nhất là điều đầu tiên mà dấu vết gặp phải là tụ điện, không phải là vias (như đã đề cập ở trên, nhưng với vias) Vì vậy, trong thiết kế trên của bạn, nếu bạn có các miếng tụ điện ở giữa các chân và vias và ngay bên cạnh vias (nghĩa là không có dấu vết, như thông qua là phần mở rộng của pad) sau đó bạn tạo một vòng lặp càng nhỏ càng tốt. Nếu bạn có nắp ở mặt dưới (rất phổ biến để chúng "bên dưới" IC có vias với mặt phẳng / mặt đất) thì chỉ cần giữ một đường dẫn rất ngắn để đi qua từ pin, sau đó nắp ngay bên cạnh thông qua bên kia bên.

Giữ trở kháng xuống trên một băng thông rộng là rất quan trọng. Các tụ điện có giá trị khác nhau có SRF khác nhau (tần số tự cộng hưởng) thường thì nắp càng lớn thì SRF càng thấp. Vì vậy, đặt ví dụ 2 x 1uF, 4 x 100nF, 8 x 10nF trên đường ray CPLD / FPGA của bạn sẽ giúp cung cấp điều này. Nếu bạn nhìn vào ghi chú ứng dụng của nhà cung cấp, hoặc sơ đồ bảng dev, bạn sẽ thấy một hệ thống tách rời khá giống với mô tả ở trên.

Dưới đây là một ví dụ về trở kháng tụ điện theo tần số (từ tài liệu TI ):

Nắp trên hoặc dưới không có sự khác biệt thực sự nếu bạn phải sử dụng thông qua cả hai cách.

Trong trường hợp này, nắp trên dưới là tốt khi bạn có được kết nối trái đất trực tiếp và việc sử dụng thông qua hoặc tương đương là không thể tránh khỏi.

NHƯNG bạn nói rằng bạn hiểu rằng mục đích là để giảm thiểu vòng lặp giữa chip và nắp - và sau đó bạn thực hiện một cái không cần thiết. Nó không lớn lắm nhưng nó lớn hơn nhiều so với mức cần thiết. Bạn chạy từ nắp, dưới các miếng IC đến qua và sau đó quay lại các miếng IC một lần nữa. Bạn có thể đặt thông qua bên ngoài IC bên cạnh nắp để bạn có khoảng 0 vòng giữa nắp và IC hoặc tốt hơn là đặt nắp DƯỚI IC ngay bên dưới vias như được hiển thị ở đây hoặc, bằng điện tốt nhất, n = di chuyển vias xuống một chút và đặt nắp phải vào vias nơi các rãnh tới IC gặp vias cho vòng lặp tối thiểu có thể.

Có vấn đề gì không? - hoàn toàn có thể không. Nhưng nếu bạn có thể có được nắp phù hợp với các chân IC với chi phí khoảng 0 thì tốt để làm điều đó.

Có một vấn đề nghiêm trọng hơn:

Bạn hỏi về phân phối VCC / Gnd bằng cách sử dụng theo dõi / theo dõi hoặc theo dõi mặt đất.
Trong số các đường ray / mặt đất này có khả năng tốt hơn vì nó có thể giúp giảm thiểu trở kháng mặt đất NHƯNG các "khe" mà các rãnh trên đáy cắt qua "cảnh quan" của mặt đất có thể gây ra nhiều rắc rối. Như được hiển thị ở đó, bạn có một ăng-ten bức xạ nhỏ đẹp trong một khe ở lớp dưới cùng. nó chạy từ IC + qua tay trái qua rồi vào khe đến nắp + ve. Đó có lẽ là một vòng lặp ghép hữu ích ở mức vài trăm MHz.

Ở những nơi khác bạn có thể đi + ve trong một rãnh trên cùng qua khe máy bay mặt đất và sau đó kết nối với một điểm từ xa (giả sử IC + ve,) và kết nối chân đất IC với mặt phẳng mặt đất tại IC. Dòng điện sau đó sẽ chảy qua rãnh trên cùng, qua khe cắm, vào IC, ra nếu pin IC gnd, vào thủy phi cơ, qua gp hướng tới nguồn điện nhưng đáp ứng khe cắm trên đường đi. Để đi vòng quanh khe, nó sẽ đi ngang sang một đường trở kháng thấp phù hợp xung quanh khe, sau đó quay trở lại dưới đường đua trên cùng và trên đường đi. Dòng điện mặt đất chạy dọc theo các cạnh và xung quanh khe tạo ra một máy phát UHF rất đẹp. Và cũng có thể hoạt động như một người nhận.

Một số người phải thiết kế chúng trong - bạn có thể có chúng miễn phí :-(.

Ghi chú ứng dụng Freescale - Anten tích hợp nhỏ gọn cho biết:

Trường hợp xấu nhất bạn có thể tốt hơn với hai rãnh trên cùng cho mặt đất và V + nếu bạn có thể cân bằng đường dẫn đến từng đường và giảm thiểu sự phân tách giữa các điểm ở tất cả các điểm. Phân phối sao là tốt nhất nếu có thể. Trường hợp bạn không thể tránh có nhiều nguồn cấp dữ liệu trên một rãnh cung cấp điện, đảm bảo rằng các tín hiệu được đặt trên cặp theo dõi bởi các thành phần trong một vị trí không ảnh hưởng xấu đến các tín hiệu khác trên cùng một cặp theo dõi. khoảng trống bằng mọi giá có nhiều đường dẫn cung cấp điện theo dõi đến một vị trí được cấp nguồn duy nhất. Trong lý tưởng cổ điển và hiếm khi hệ thống hoàn toàn có thể thực hiện được, tất cả các nguồn cấp điện được sắp xếp sao chỉ tham gia vào nguồn điện.

Nếu bạn đặt các nắp ở dưới cùng, thì bảng sẽ cần một bổ sung chạy qua vị trí chọn và lò phản xạ. Điều này sẽ thêm chi phí cho bảng hoàn thành.

Hơi lạc đề, nhưng vì yêu cầu tần số của bạn rất khiêm tốn, bạn có tùy chọn giảm cường độ ổ đĩa hoặc tốc độ xoay trên CPLD (nếu được hỗ trợ). Quá trình chuyển đổi logic càng dốc, các thành phần tần số cao càng chứa nhiều. Tốc độ quay chậm hơn sẽ làm giảm quá trình chuyển đổi và giảm nhu cầu trên mạng tách rời của bạn.