Câu hỏi bố trí PCB cho bảng đột phá MCU

Tôi đang cố gắng định tuyến một bảng, về cơ bản, là một đột phá cho MCU LPC23xx / LPC17xx. Tôi chưa bao giờ định hướng bất cứ điều gì tiếp cận sự phức tạp này trước đây và tôi có một vài lĩnh vực quan tâm. Tôi biết rằng PCB bốn lớp sẽ là tối ưu, nhưng tôi là người có sở thích và biến nó thành một bảng bốn lớp sẽ khiến nó đắt như các tùy chọn có sẵn trên thị trường. Tôi đã dựa trên thiết kế của mình dựa trên một vài bảng thương mại hai lớp đã được chứng minh, vì vậy tôi biết rằng có thể thực hiện công việc này. Đầu tiên, đây là bảng mạch chủ yếu (bỏ qua tất cả các máy móc USB ở bên phải, tôi thậm chí còn không quyết định chắc chắn có bao gồm nó hay không) (ngoài ra, tôi biết màn hình lụa là khủng khiếp, tôi chưa làm việc đó ):

1) Một lĩnh vực tôi quan tâm là chiều dài dấu vết giữa MCU và tinh thể (một là cho RTC, một là cho MCU). Chúng không dài hơn một trong những bảng mà tôi dựa trên thiết kế của mình, nhưng tôi muốn có một chút xác nhận.

2) Một mối quan tâm khác của tôi là tách rời. Tôi biết rằng, nói chung, không có thứ gì tách rời quá nhiều, nhưng trong trường hợp này, tôi thiếu không gian, vì vậy tôi đã tách riêng TẤT CẢ các cặp VCC / GND (có rất nhiều!). Cả hai bảng tôi dựa trên thiết kế của tôi chỉ có 2 nắp tách rời và tôi có ba cái, vì vậy tôi có thể ở đó tốt. Tôi có nên làm việc để có ít nhất một hoặc hai người nữa không?

3) Tôi đã làm việc khá chăm chỉ để cung cấp một mặt phẳng gần như không bị vỡ ở lớp dưới cùng. Nó chỉ bị vỡ ở một vài điểm, một điểm cho các lỗ xuyên qua (mà tôi nghĩ thực sự nên là miếng đệm) trên một trong các tinh thể, và cái kia là con đường rộng lớn để VCC đến MCU. Là máy bay mặt đất của tôi đủ vững chắc?

4) Phân phối điện là một vấn đề đặc biệt đối với tôi ( xem câu hỏi trước đây của tôi ở đây ). Cuối cùng, tôi đã chọn đổ một khối lớn dưới MCU và nối nó với chân VCC bằng một dấu vết lớn. Đây có phải là một chiến lược chấp nhận được để phân phối điện? Nếu tôi đang làm việc với một bảng 4 lớp, tôi sẽ sử dụng toàn bộ một lớp cho VCC, nhưng tôi muốn gắn bó với 2 lớp vì lý do chi phí.

Nhìn chung, tôi đã làm ở đây như thế nào? Đây có phải là khả năng khởi động, hoặc tôi nên quay trở lại bảng vẽ?

1) Pha lê không nên được định tuyến theo cách này. Dấu vết nên ngắn hơn và đối xứng nhất có thể. Bạn nên kết nối các tụ điện với GND trong một điểm duy nhất, để bạn không chọn bất kỳ tiếng ồn nào từ tấm tiếp đất. Điều này đặc biệt quan trọng đối với tinh thể RTC. Với định tuyến hiện tại, bạn có thể gặp sự cố với khởi động / thất bại thế hệ nếu bạn không may mắn.

2) Kiểm tra bảng một lớp của tôi cho ARM: http://hackaday.com/2011/08/03/an-arm-dev-board-you-can-make-at-home/ - ngay cả cơn ác mộng này cũng hoạt động (chỉ 1 nắp tách rời). Chắc chắn những gì bạn có ở đây sẽ làm việc. Bạn có thể thêm một số nắp thêm (như một số gốm điện phân 25uF + 2.2uF) ở mặt sau của bảng, bạn có nhiều không gian ở đó và cả VCC & GND cùng nhau. Điều duy nhất tôi không thích là dấu vết mỏng cho mũ của bạn. Chúng nên càng rộng càng tốt. Trong thiết kế của tôi, tụ điện duy nhất được kết nối bằng dấu vết rộng 2 mm.

Ngoài ra, hãy nhìn vào C5: Bạn có thể di chuyển nó sang bên phải một chút, di chuyển qua gần nắp và kết nối nó với rãnh rộng ngắn. Khi bạn thông qua dưới chip, bạn không thể có các bản nhạc rộng. Tương tự cho C6 và C7.

Ngoài ra, nếu bạn định sản xuất sản phẩm này tại nhà, bạn sẽ gặp vấn đề khi tạo vias dưới chip QFP.

3) Tấm đất là quá đủ. Không cần nhiều máy bay mặt đất, ngoại trừ một hình vuông dưới con chip nơi tất cả các nắp tách rời được kết nối, nó sẽ không giúp ích nhiều cho tiếng ồn mặt đất. Tấm đất là cần thiết cho trở kháng có kiểm soát, điều này không quan trọng trong trường hợp của bạn. Nhưng kết nối GND của bạn với các liên hệ nên càng rộng càng tốt. Đây là quy tắc chung: lưới VCC & GND nên có các rãnh rộng.

4) Có, điều này hoàn toàn ổn đối với các ARM tốc độ thấp.

Trong trường hợp của tôi, tôi thậm chí không có mặt sau và nó vẫn hoạt động ;-) Điều duy nhất cần cải thiện nếu bạn đang sản xuất tại một nhà máy là có một hình vuông VCC nhỏ ở lớp dưới cùng ở giữa chip và kết nối lên đỉnh bằng cách sử dụng một số 4-9 vias thay vì 1. Đối với các mặt phẳng VCC & GND, bạn luôn cần có điện trở và độ tự cảm càng thấp càng tốt để mũ có thể dễ dàng lọc tiếng ồn hơn => bạn cần các rãnh rộng hơn và ngắn hơn và vias song song hơn . Nhưng trong thiết kế cụ thể này, nó không phải là một yêu cầu.

Vì vậy, nó sẽ hoạt động ngay cả bây giờ mà không cần sửa đổi. Sau khi thay đổi được đề cập, nó sẽ hoàn hảo.