Tôi đã làm việc với fpgas trong nhiều năm và luôn sử dụng các bộ đặt lại đồng bộ cho mọi bộ phận (cần nó) trong các mạch của tôi. Nó giúp mạch được thiết lập lại toàn cầu ở một chu kỳ xung nhịp nhất định.
Tuy nhiên, tôi được cho biết rằng trong các mạch ASIC, mọi người có xu hướng sử dụng thiết lập lại không đồng bộ ở mọi nơi. Tôi tự hỏi tại sao, và nếu đó là trường hợp trong một số thiết kế fpga quá. Tôi rất thích nghe ý kiến chuyên nghiệp.
Cảm ơn
Câu trả lời:
Dường như có rất nhiều quan điểm về điều này.
Khẳng định không đồng bộ, khẳng định đồng bộ được cho là thực hành tốt. Điều này tránh được vấn đề đồng hồ không chạy (hoặc chạy quá chậm để thu tín hiệu đặt lại) khi xác nhận đồng bộ và khả năng di chuyển có thể xảy ra khi xác nhận không đồng bộ.
Bạn sẽ sử dụng bộ đồng bộ hóa thiết lập lại (hai FF) với đầu ra được gắn với phần còn lại của thiết kế đặt lại:
Vài cuộc thảo luận:
Đặt lại đồng bộ hóa và đồng bộ hóa Đặt lại
Thư trên Đồng bộ hóa so với Đặt lại Async
Tôi sẽ ưu tiên thiết lập lại không đồng bộ so với thiết lập lại đồng bộ vì một số lý do (không theo thứ tự cụ thể):
Cuối cùng, tôi không nghĩ bất kỳ vấn đề nào trong số những vấn đề này là điểm dừng hiển thị, nhưng chúng chắc chắn sẽ góp phần vào việc ưu tiên mạnh mẽ cho việc thiết lập lại không đồng bộ trên ASIC.
Thiết lập lại không đồng bộ với khử xác nhận đồng bộ hoạt động rất tốt. Như đã đề cập ở trên, các nút đặt lại không đồng bộ nhỏ hơn và không yêu cầu đồng hồ hoạt động để đảm bảo đặt lại, do đó bạn có thể buộc một bộ phận được đặt lại (thường là trạng thái năng lượng thấp đã biết) chỉ bằng nguồn và một pin hoặc dây cứng duy nhất khi thiết lập lại.
Nếu bạn thực sự muốn tìm hiểu sâu về vấn đề này, bạn có thể đọc qua các bài báo của Cumming về điều này, đặc biệt:
http://www.sunburst-design.com/ con / CummingsSNUG2003Boston_Resets.pdf
Chúc mừng.
Một cách tiếp cận khác, dường như thậm chí còn an toàn hơn so với cách tiếp cận 'phát hành đồng bộ / xác nhận đồng bộ', là có một trình phát hiện thiết lập lại không đồng bộ (giống như được mô tả ở nơi khác, với 'phát hành' không đồng bộ và 'phát hành đồng bộ'), nhưng có đầu ra từ cổng đó bất kỳ thiết bị I / O hướng ra ngoài nào mà không đặt lại không đồng bộ bất cứ thứ gì (ngoại trừ chốt trong máy dò). Nếu một sử dụng hai bộ phát hiện thiết lập lại không đồng bộ, một cho các dòng I / O và một để cung cấp cho bộ phát hiện thiết lập lại đồng bộ và nếu một thiết kế cho một bộ phát hiện các dòng I / O để nó sẽ chỉ bị ngắt bởi các xung đặt lại đủ âm thanh đáng tin cậy vấp phải bộ dò chính, người ta có thể tránh được việc đầu ra bị trục trặc trong trường hợp không thiết lập lại CPU. Lưu ý rằng nếu thực hiện điều này, xung đặt lại có độ dài hợp pháp sẽ đặt lại các đầu ra không đồng bộ,
Một điều khác cần xem xét là các hệ thống thường có một số thanh ghi không bị ảnh hưởng bởi thiết lập lại. Nếu thiết lập lại không đồng bộ có thể chạm vào mạch ghi vào các thanh ghi đó, thì có thể một xung đặt lại đến không đúng lúc để ghi đè các thanh ghi đó, ngay cả khi đó là xung sạch (không phải là runt). Ví dụ: nếu mã đang cố ghi vào địa chỉ 1111 và thiết lập lại không đồng bộ xuất hiện ngay trước khi xung đồng hồ buộc một trong các địa chỉ chốt về 0 giống như xung đồng hồ đang đến, điều đó có thể gây ra lỗi ghi vào địa chỉ 1110. Trong khi người ta có thể sử dụng nhiều dòng thiết lập lại nội bộ với độ trễ tổ hợp để đảm bảo rằng ghi ghi đã bị vô hiệu hóa trước khi địa chỉ bị ghi đè, sử dụng logic thiết lập lại nội bộ đồng bộ để tránh vấn đề hoàn toàn.
BTW, đây là một mạch minh họa khái niệm. Gần góc dưới bên trái là hai đầu vào logic để đặt lại. Một cái sẽ tạo ra một xung đặt lại "sạch" và cái còn lại sẽ tạo ra một xung thực sự khó chịu. Đèn LED màu vàng cho biết thiết lập lại hệ thống chính; đèn LED màu lục lam cho biết I / O cho phép. Nhấn vào thiết lập lại sạch sẽ gây ra "thiết lập lại" đầu ra ngay lập tức; nhấn thiết lập lại icky sẽ gây ra thiết lập lại đầu ra bị trì hoãn hoặc khiến chúng không bị ảnh hưởng (trong trình giả lập, không có cách nào để gây ra trường hợp 'để chúng không bị ảnh hưởng').
Là một kỹ sư giàu kinh nghiệm ( 3 năm với thiết kế đồ họa và hệ thống nhúng ), tôi nói với bạn rằng bạn cần kiểm tra bảng dữ liệu và hướng dẫn sử dụng của FPGA. Nó không phải là một câu trả lời đơn giản.
Bạn phải biến FIT thiết kế của mình thành loại FPGA mà bạn đã chọn. Một số đồ họa có FlipFlops được thiết kế để đặt lại Async, một số được thiết kế để đặt lại Sync.
Bạn phải kiểm tra hướng dẫn sử dụng FPGA để biết loại FlipFlops nào bạn có.
Người triển khai / Mapper sẽ chọn các tuyến dành riêng cho thiết lập lại của bạn ( mã có thể chạy ở tần số cao hơn và chiếm ít không gian hơn ) nếu bạn khớp mã của mình với loại nguyên thủy của FPGA.
Thiết kế của bạn sẽ hoạt động trong bất kỳ trường hợp nào , nhưng đôi khi Trình triển khai đồ họa sẽ cố gắng làm cho logic của bạn hoạt động ( thêm logic hơn ), nhưng điều đó sẽ gây ra tần số tối đa thấp hơn và / hoặc nhiều nguồn tài nguyên hơn.
Ví dụ: đã thử nghiệm với ZYNQ của Xilinx ( FPGA được thiết kế để thiết lập lại đồng bộ - xem hướng dẫn sử dụng nguyên thủy ). Bằng cách thay đổi thiết lập lại từ không đồng bộ thành đồng bộ hóa , tần số ổn định tối đa đã tăng từ 220 MHz đến 258 MHz và do đó tôi đã vượt qua biên độ tần số của mình.
Ngoài ra tôi có thể thêm rằng Người triển khai không biết tín hiệu đồng hồ và đặt lại là gì. Nó gán các chân flipflop cho các tín hiệu theo thứ tự, không phải theo tên. Vì vậy, trong một số FPGA, người triển khai chọn tín hiệu đầu tiên sau khi "process () bắt đầu" trong VHDL làm đồng hồ, trong một số là thiết lập lại, tùy thuộc vào mức độ mà trình triển khai được đặt thành.