Một wafer rủi ro là gì?


13

Trong sản xuất mạch tích hợp, tôi đã bắt gặp thuật ngữ "wafer rủi ro" có vẻ khác với wafer "bình thường". Nhưng tôi không thể tìm thấy bất kỳ thông tin trực tuyến nào về việc wafer rủi ro thực sự là gì.

Câu trả lời:


17

Khi bạn phát hành một thiết kế để sản xuất, ví dụ như Băng ra, gãy (chế tạo mặt nạ) và sau đó bắt đầu rất nhiều điều bình thường là bạn bắt đầu một lô ES (mẫu kỹ thuật) nhỏ hơn một lô sản xuất đầy đủ (25) kích thước của lô ES này phụ thuộc vào fab, nhưng thường là 12 hoặc hơn. Sau đó, bạn đặt trong wafer giữ tại các điểm khác nhau trong quá trình. Bạn bắt đầu với 12 tấm wafer, nhưng ba cái được giữ ở chế độ cấy ghép, và sau đó 3 cái khác được giữ ở cổng poly etch, và sau đó 3 cái khác được giữ ở kim loại 1, do đó cho phép 3 cuối cùng đi đến bước cuối cùng.

Điều này được thực hiện để nếu bạn tìm thấy sự cố ở các bước khác nhau, bạn có thể khắc phục sự cố và sau đó khởi động lại các tấm wafer bị giữ lại này và không phải chịu thời gian trì hoãn. Ngoài ra, nó không có ý nghĩa gì khi lấy đi 25 tấm wafer.

Bạn không bao giờ chỉ có thể giữ 1 wafer vì nhiều bước xử lý thực hiện nhiều wafer cùng một lúc (giả sử 6 hoặc 3 hoặc 4) và do đó, nếu bạn dừng chỉ một wafer, nó sẽ phải có một wafer "giả" thay thế tương tự chế biến đưa vào vị trí của nó. Fabs không thích lãng phí năng lực sản xuất trên phế liệu.

Số lượng được giữ ở mỗi điểm dừng sẽ phụ thuộc vào các máy (3 tấm wafer hoặc 4 tấm v.v. tại trung tâm máy đó).

"Wafer rủi ro" mà bạn đề cập, có thể là lô đầu tiên trong số 3 làm cho nó thông qua ES với các điểm dừng hoặc giữ ở nhiều vị trí khác nhau cho các tấm wafer khác. Những người đầu tiên thông qua "rủi ro" hơn nhiều. Các tấm wafer được tổ chức tại các địa điểm khác nhau có thể không quá rủi ro vì vậy chúng có thể không được coi là tấm wafer rủi ro. Mặc dù một số fabs làm họ xem xét điều đó.

Và cuối cùng trong một số fabs, bất kỳ hoạt động wafer không đủ điều kiện nào đều được coi là tấm chắn rủi ro.

Vì vậy, thuật ngữ sẽ phụ thuộc vào fab bạn sử dụng.

Một lời khuyên cho @bdegnan, người đã chỉ ra rằng trong một số fab, "wafer rủi ro" là một trong đó yêu cầu từ bỏ quy trình đã được yêu cầu và cấp. Vì vậy, có thể yêu cầu thay đổi các bước quy trình, liều lượng hoặc thêm hình dạng mới (chưa qua tiêu chuẩn) hoặc thậm chí từ bỏ DRC (kiểm tra quy tắc thiết kế). Nắm bắt điều này từ các ý kiến.


Chúng tôi nhận được nhãn dán "rủi ro wafer" khi chúng tôi yêu cầu DRC và người phục vụ doping. Chẳng hạn, nếu bạn muốn tạo MESFE trên quy trình CMOS tiêu chuẩn, cuối cùng bạn sẽ phá vỡ đủ các quy tắc không quan trọng để lấy cờ ngay cả khi bạn không thực sự "phá vỡ" bất kỳ quy tắc nào.
b deg Nam

@bdegnan bạn nên thêm vào như một câu trả lời riêng biệt, tôi quên thêm khía cạnh đó. Điểm tốt!
giữ chỗ

Bạn đã đánh trúng nó rất nhiều vì vậy tôi không nghĩ rằng một lỗi sai của tôi là đủ cho một câu trả lời thích hợp.
b deg Nam

1
@bdegnan chỉnh sửa và thêm vào câu trả lời của tôi, với sự ghi nhận. Nhận xét được xem xét kỹ lưỡng để thông tin nổi bật cần di chuyển vào trường trả lời.
giữ chỗ

@placeholder: Bạn có thể giải thích, "chạy wafer không đủ điều kiện" là gì không?
Fritz
Khi sử dụng trang web của chúng tôi, bạn xác nhận rằng bạn đã đọc và hiểu Chính sách cookieChính sách bảo mật của chúng tôi.
Licensed under cc by-sa 3.0 with attribution required.