Cân nhắc bố trí DDR1 - DO và DONT

Tôi mới làm quen với thiết kế tốc độ cao.

Trước khi vào DDR, gần đây tôi đã tìm hiểu về kết hợp trở kháng và cách thực hiện, tương tự như vậy, tôi đã tìm hiểu về kết hợp độ dài và cách thực hiện.

Bây giờ, tôi cần đặt và định tuyến hệ thống DDR trong phạm vi 50x40mm. Tôi đã được yêu cầu làm điều đó trong sáu lớp.

Những điều tôi sẽ phải học trước khi làm điều này là gì? Tài liệu tôi hiện đang sử dụng để tham khảo là AN2582 từ FreeScale Semi. Thẳng thắn mà nói, tôi không hiểu nhiều thuật ngữ và công nghệ được đề cập trong đó.

Vì vậy, vui lòng liệt kê ra các điểm rõ ràng, sách và liên kết sẽ hữu ích.

Cụ thể tôi đang tìm kiếm gợi ý về:

1.StackUp (Gnd, vị trí Máy bay Sức mạnh) có tham chiếu đến Kết hợp trở kháng (nếu cần)

2. Nguyên tắc xuất phát tôi sẽ phải tuân theo:

2a) các tín hiệu cần có Độ dài phù hợp trong mạch của tôi là gì (chi tiết được đưa ra dưới đây). Có 3 đến 4 tín hiệu thuộc danh mục địa chỉ và nhóm dữ liệu (làm tăng thêm sự nhầm lẫn của tôi).

2b) cân nhắc định tuyến về địa chỉ, dòng điều khiển.

3.Kiểm tra sau khi hoàn thành toàn bộ thiết kế.

Ảnh chụp màn hình thứ ba minh họa các tín hiệu từ Bộ xử lý. (Vui lòng phóng to các số phần và mang theo tôi)

Tinh thể được sử dụng làm nguồn xung nhịp cho Bộ xử lý là 13Mhz (bảng tốc độ thấp phải không?)

Tại thời điểm này, tôi không có ý tưởng về thời gian tăng.

Cảm ơn trước.

Tôi thực sự khuyên bạn nên làm điều đầu tiên là mua Thiết kế kỹ thuật số tốc độ cao: Sổ tay ma thuật đen . Đọc nó hai lần, sau đó đọc lại :)

Một điểm quan trọng. Tần số tinh thể không quan trọng ở đây, bạn cần biết tốc độ của các tín hiệu trên các đường được đề cập (có thể gấp nhiều lần tần số tinh thể). Nhiều hơn thời gian tăng / giảm thực sự của nó, điều này dẫn đến hầu hết các vấn đề về tính toàn vẹn tín hiệu, không phải tần số kỹ thuật số của tín hiệu.

Thiết kế cho DDR thực sự không đơn giản. Thiết kế tốc độ cao có thể là một chút nghệ thuật 'voodoo', ngay cả khi bạn có $ 10.000 + phần mềm mô phỏng. Nói cách khác, đừng mong đợi đóng đinh thiết kế lần đầu tiên mà không đưa vào công việc để hiểu các vấn đề liên quan, một danh sách kiểm tra thực sự sẽ không cắt giảm.

Ý tôi là, bạn thực sự nên bắt đầu bằng cách đọc cuốn sách tôi liên kết. Nó sẽ cung cấp cho bạn đủ thông tin rằng thông tin trong AN2582 sẽ có ý nghĩa (lưu ý bên bạn đã liên kết sai pdf trong op). Nó cũng sẽ cho phép bạn hiểu được sự đánh đổi trong thiết kế mà bạn có thể sẽ phải thực hiện khi đặt PCB.

Điều đó đang được nói, đây là suy nghĩ của tôi:

Hướng dẫn định tuyến:

Những điều cấp cao cần xem xét / tránh:

1) Định tuyến trên một lớp duy nhất, với mặt phẳng vững chắc dưới nó. Tránh vias như bệnh dịch hạch. Nếu điều này là không thể, các nhóm DQ và ADDR là quan trọng nhất, hãy định tuyến trước, hãy cố gắng chỉ di chuyển các tín hiệu dưới dạng các nhóm đến các lớp khác nhau.

2) Đảm bảo rằng trở kháng của bạn khớp với các dấu vết: 50-60ohms, bất cứ thứ gì có chiều rộng theo dõi 'đẹp nhất' cho thiết kế. Lưu ý sự khác biệt giữa các dòng kết thúc khác biệt và đơn và phù hợp với trở kháng một cách thích hợp.

3) Duy trì khoảng cách tín hiệu thích hợp (tôi nghĩ độ rộng đường tín hiệu 3 * được ưu tiên). Điều này sẽ giúp hạn chế nhiễu xuyên âm giữa các tín hiệu.

4) Khớp chiều dài theo dõi của tất cả các tín hiệu / nhóm liên quan (cặp vi sai, bus dữ liệu, bus địa chỉ, v.v.). Cố gắng giữ tất cả các dấu vết có cùng độ dài, nghĩa là bạn không muốn nhóm địa chỉ dài hơn 1cm so với nhóm dữ liệu nếu bạn có thể tránh được.

5) Sử dụng chấm dứt nguồn. Bạn có thể không cần chấm dứt song song cũng như Vtt với kích thước bảng của bạn và sử dụng một ic ram duy nhất.

6) Đặc biệt chú ý đến Vref, nó cần phải ổn định: tách tốt, dấu vết béo. Đối với một mô-đun ram đơn, bạn có thể tạo nó với một bộ chia điện trở đơn giản.

7) Không sử dụng các ngân hàng điện trở để chấm dứt, sử dụng các điện trở riêng lẻ.

8) Hy vọng rằng bạn sẽ cần 'chơi' với các giá trị điện trở kết thúc nguồn trên nguyên mẫu đầu tiên. Về cơ bản đặt một phạm vi trên tín hiệu và thử các giá trị khác nhau trong vùng (track_impedance - trở kháng đầu ra trình điều khiển) = R. Hãy tìm giá trị dẫn đến tín hiệu sạch nhất (đọc trên mẫu mắt).

Nhóm tín hiệu:

Chúng là (LƯU Ý: Lấy từ AN2910 và đây là mô-đun ECC 64 bit + 8 bit, bạn không có tất cả các chân này):

Nhóm dữ liệu: $MDQS(8:0), \overline{MDQS}(8:0), MDM(8:0), MDQ(63:0), MECC(7:0)$

Địa chỉ / Nhóm CMD: $MBA(2:0), MA(15:0), \overline{MRAS}, \overline{MCAS}, \overline{MWE}$

Nhóm kiểm soát: $\overline{MCS}(3:0), MCKE(3:0), MODT(3:0)$

Nhóm đồng hồ: $MCK(5:0)$ và $\overline{MCK}(5:0)$

Xếp chồng lên nhau:

Có rất nhiều cách để làm điều này. Micron đưa ra khuyến nghị của họ về việc xếp chồng 6 lớp với 3 hoặc 4 lớp tín hiệu trong ghi chú ứng dụng TN-46-14 .

Thực sự xếp chồng lên nhau là toàn bộ chủ đề của riêng nó, nhưng nếu thiết bị của bạn có các loại thiết bị 'tiêu chuẩn' trên đó, các đề xuất này sẽ hoạt động tốt.

Những thứ khác:

Tôi nghĩ phần còn lại của câu hỏi của bạn được trả lời trong các tệp pdf hoặc AN2582 được liên kết. Có một danh sách kiểm tra khác có sẵn trong AN2910 .

Tôi đã thất bại trong thiết kế DDR khi sử dụng FPGA + DDR, nhưng vẫn không biết phần nào bị lỗi. Tại sao bạn để lại dòng địa chỉ mà không có điện trở nếu tất cả các chân khác có nó? Chiều dài dây nào sẽ nằm giữa cpu và ram? Nếu nó dài hơn 2 inch (5cm), thì cần phải chấm dứt song song. Cặp vi sai đồng hồ cần chấm dứt 100ohm trong mọi trường hợp. Cũng là DDR công suất thấp? Bởi vì các chip DDR thông thường được cấp nguồn 2,5V và chúng phải có chân VRef, phải bằng một nửa điện áp nguồn (1,25V). Tôi đề nghị Bạn truy cập www.micron.com, chọn bất kỳ chip bộ nhớ DDR nào và chuyển đến tab tài liệu, sẽ có nhiều tài liệu liên quan đến bố cục bộ nhớ và các vấn đề khác.

Danh sách kiểm tra từ AN2826 có vẻ khá dễ hiểu:

• Giảm thiểu độ dài theo dõi tổng thể giữa MPU và DDR SDRAM. Chiều dài dấu vết nên được giữ <6 inch (15cm) nếu có thể. Các thành phần có thể và nên được đặt càng gần MPU, đặc biệt là các thành phần DDR SDRAM.
• Mỗi nhóm dấu vết tín hiệu DQS, DM và DQ phải có tải giống hệt nhau và định tuyến tương tự để duy trì tính toàn vẹn thời gian và tín hiệu.
• Tín hiệu điều khiển và đồng hồ được định tuyến điểm-điểm.
• Độ dài dấu vết cho đồng hồ, địa chỉ và tín hiệu lệnh phải khớp trong khoảng +/- 1.25cm (500mil).
• Định tuyến tín hiệu DDR trên các lớp liền kề với mặt phẳng mặt đất, để giảm thiểu nhiễu.
• Sử dụng mặt phẳng VREF trong SDRAM. VREF được tách rời từ cả SDVDD và VSS (GND).
• Để tránh nhiễu xuyên âm, hãy tách tín hiệu địa chỉ và lệnh (tức là một lớp định tuyến khác) khỏi tủ dữ liệu và dữ liệu.
• Sử dụng các gói điện trở khác nhau cho tủ lệnh / địa chỉ và dữ liệu / dữ liệu.
• Sử dụng sê-ri đơn, kết thúc song song đơn (sê-ri 25 ohm và giá trị song song 50 ohm được khuyến nghị, nhưng các gói điện trở tiêu chuẩn có giá trị tương tự có thể được thay thế).
• Chấm dứt sê-ri phải nằm giữa MCF547x và bộ nhớ, nhưng gần nhất với bộ xử lý.
• Chấm dứt song song ở cuối đường tín hiệu (gần với DDR SDRAM).
• Các tụ tách rời 0,1 uF, 1nF & 100pF (điện môi COG hoặc NPO) được sử dụng với các gói điện trở kết thúc.