Sự khác biệt giữa các vòng lặp thứ tự đầu tiên, thứ hai và thứ ba khóa vòng là gì?

Đơn đặt hàng PLL đại diện cho cái gì? Những bất lợi trong thứ tự 1 & 2 PLL bao gồm thứ tự 3 là gì? Làm cách nào để chọn loại pll cho một ứng dụng như bộ giải mã QPSK?

Đối với tôi, câu trả lời được chấp nhận (bởi Sparky256) xem PLL đơn giản là một bộ lọc và hoàn toàn bỏ qua mục đích thực tế của nó, đó là một hệ thống điều khiển, điều khiển pha của tín hiệu. Thứ tự của một hệ thống điều khiển biểu thị số lượng trạng thái bên trong của nó. Trong một hệ thống có một đầu vào duy nhất, các trạng thái ngoài trạng thái đầu tiên (thứ tự) tương đương với các dẫn xuất của biến được kiểm soát.

Cụ thể, trong PLL, biến được điều khiển thường là pha của tín hiệu. PLL cố gắng tạo ra một khóa pha. Vì vậy, thứ tự đầu tiên là cho biến / trạng thái pha, trạng thái thứ hai là một đạo hàm của trạng thái đầu tiên - đó là tần số, v.v.

Đối với bộ tổng hợp tần số đơn giản, PLL đơn hàng đầu tiên có thể đủ, nhưng với bộ giải mã QPSK, PLL đơn hàng đầu tiên có thể bị thiếu vì bất kỳ tần số sóng mang nào giữa bộ điều biến và bộ giải mã sẽ luôn tạo ra độ trễ pha không đổi, chỉ có thể được loại bỏ bởi PLL lệnh thứ hai. Độ trễ pha có nghĩa là các kênh I và Q không thể được sửa chữa (chúng liên tục "di chuyển"). Do đó, bộ giải mã QPSK nên có PLL với ít nhất 2 trạng thái (tức là bậc 2 trở lên).

Ngoài ra, trái với một số khái niệm phổ biến trong các bình luận và câu trả lời ở đây, một thứ tự cao hơn không làm cho hệ thống chậm hơn, cũng không làm cho nó nhanh hơn. Thời gian đáp ứng được xác định bởi tất cả các tham số hệ thống, chủ yếu bằng giá trị của các hệ số của nó (hoặc vị trí của các cực và số không của nó, trong thuật ngữ thiết kế bộ lọc).

Tôi tìm thấy liên kết này đến một tài liệu tuyệt vời đánh vần các chi tiết tốt cho đến bộ lọc thứ 4.

Thứ tự bộ lọc chỉ đề cập đến số cực được sử dụng để lọc đầu ra của bộ so sánh pha để nó cung cấp điện áp lỗi DC trơn tru cho VCO.

1. Các bộ lọc bậc 1 thực sự chỉ là các đặc điểm bộ lọc của VCO, yêu cầu một lượng thời gian tối thiểu để lắng xuống (pha 0) để thay đổi tần số hoặc theo dõi pha. Điện áp đầu ra của bộ so sánh pha thô được đưa đến VCO (bộ dao động điều khiển điện áp) chỉ với các xung nhiễu được lọc ra. Loại này cung cấp theo dõi nhanh các thay đổi tần số và khóa nhanh chóng đến cài đặt mới nhất, nhưng có thể có đầu ra thất thường cho đến khi nó khóa vào một tần số mới.

2. Bộ lọc thứ tự thứ 2 có 1 giai đoạn RC, thụ động hoặc sử dụng op-amp để khởi động sắc nét hơn. Đó là một chút chậm hơn trong việc khóa vào một tần số mới (không pha) nhưng ít thất thường hơn trong việc ổn định và ổn định. Đề xuất cho hầu hết tất cả các thiết kế PLL.

3. Bộ lọc thứ 3 sử dụng mạng op-amp và RC đôi tùy chọn. Nó lắng xuống chậm hơn các loại khác nhưng dung nạp FSK / QFSK / QPSK tốt hơn bằng cách ổn định ngay cả với các sơ đồ điều chế phức tạp. Các mạng RC phải được điều chỉnh cho một phạm vi tốc độ baud nhất định để thay đổi tốc độ bit thực tế được theo dõi càng nhanh càng tốt.

4. Vòng lặp PLL phải luôn có thể tìm và khóa tần số sóng mang mới khá nhanh hoặc mất dữ liệu, buộc phải gửi lại gói dữ liệu hoặc gửi lệnh EOF / EOL / EOT trước tiên. May mắn thay, MPU nhanh có thể mô phỏng hoặc tích hợp toàn bộ các khối chức năng PLL, vì vậy việc sử dụng các bộ lọc tương tự và các mạch PLL rời rạc là rất hiếm. Sử dụng QPSK làm thuật ngữ tìm kiếm và bạn sẽ tìm thấy rất nhiều mô-đun hỗ trợ và sẵn sàng sử dụng của IC. Cẩn thận với bất kỳ thỏa thuận cấp phép hoặc phần mềm 'đặc biệt' nào.

Để biết thêm chi tiết về FSK và QPSK.

Những câu trả lời này bị che khuất bởi các điều khoản lý thuyết và chi tiết thực hiện. Câu hỏi ban đầu về việc chọn PLL để giải điều chế sơ đồ điều chế pha như QPSK cuối cùng không được giải quyết.

Giải điều chế không phụ thuộc vào thứ tự của PLL.

Nói ngắn gọn, hãy bao gồm các đơn đặt hàng.

1. $x$$x \pm \Delta x$$\Delta x$

2. PLL bậc hai, vì nó có cái được gọi là tích phân, loại bỏ vấn đề lỗi pha.

Kết thúc cuộc thảo luận về thứ tự PLL.

Giải điều chế QPSK hoặc BPSK bằng PLL tùy thuộc vào trình phát hiện lỗi của bạn. Để đơn giản, hãy thảo luận về BPSK như sau:

Để giải điều chế tín hiệu BPSK bằng PLL, chúng tôi sửa đổi trình phát hiện lỗi của PLL để VCO vòng lặp khóa về 0 hoặc 180 độ so với tín hiệu đầu vào. Do đó, đầu ra của PLL VCO là cùng pha hoặc 180 độ lệch pha với đầu vào. Theo như vòng lặp, vì trình phát hiện lỗi được sửa đổi, nó nghĩ rằng nó không có lỗi.

Khi đầu vào chuyển pha, vòng lặp sẽ không làm gì nữa, vì vòng lặp sẽ khóa ở 0 hoặc 180 độ. Tuy nhiên, một số tín hiệu trong vòng lặp sẽ thay đổi từ dương sang âm và bạn có thể sử dụng thay đổi này để phát hiện nếu tín hiệu chuyển pha.

Khái niệm tương tự mở rộng đến QPSK, trong đó PLL bị mù khi phát hiện các thay đổi pha 90, 180 và 270 độ trong tín hiệu đầu vào.

Một PLL có thể giải điều chế BPSK được gọi là Vòng lặp Costas.

Tôi đã viết bài viết này về cách triển khai vòng lặp Costas trong phần mềm, trong đó có tất cả các thông tin tôi đã đề cập ở đây.

FakeMoustache đã viết: "Tất cả chúng đều có độ lệch pha bằng 0 ở trạng thái bị khóa"

Thuật ngữ của chúng tôi có thể khác nhau nhưng sự hiểu biết của tôi là, trong thiết kế bậc một, độ lệch pha được sử dụng làm tín hiệu lỗi (có khuếch đại) và điều khiển VCO do đó lỗi pha trong khóa phụ thuộc vào tần số. Thiết kế bậc hai tích hợp độ lệch pha để có được điện áp điều khiển VCO do đó sai số pha bằng 0 khi bị khóa với tần số cố định và thường phụ thuộc vào tốc độ thay đổi của tần số được theo dõi cho tín hiệu thay đổi chậm. Đối với thiết kế bậc ba, lỗi sẽ phụ thuộc vào đạo hàm thứ hai, v.v.

Xin lỗi vì tiếng Anh của tôi. Theo tôi, thứ tự của bộ lọc vòng lặp phụ thuộc vào hiệu suất mà bạn muốn có được. Nói chung, thứ tự thấp có khóa nhanh nhưng hiệu suất kém với sự suy giảm giả; ngoài việc sử dụng bộ lọc vòng lặp bậc cao hơn cũng có thể nhận ra hình dạng tối ưu của Nhiễu pha. Thông thường là một PLL tương tự, tín hiệu giả chính được thể hiện bằng tín hiệu không mong muốn do tín hiệu tham chiếu. Tín hiệu này có thể được làm sạch bằng cách sử dụng bộ lọc đơn giản (ví dụ: lệnh thứ hai). Trong PLL kỹ thuật số (ví dụ PLL có Bơm sạc), tín hiệu không mong muốn có tần số thấp hơn (ví dụ: fref / [2 hoặc 3 ...]). Để có được phổ đầu ra sạch có thể cần thiết, sử dụng bộ lọc vòng lặp bậc cao hơn (thứ tự 3 ° hoặc 4 °); trong trường hợp tương tự cũng có thể làm giảm băng thông vòng lặp. Cách này tăng thời gian cần thiết cho khóa.