Ethernet: khoảng cách từ PHY đến từ tính

Tôi bối rối về vị trí ưa thích của Ethernet PHY và từ tính. Tôi nghĩ rằng nói chung, càng gần càng tốt. Nhưng sau đó, ghi chú ứng dụng SMSC / Microchip ( http://ww1.microchip.com/doads/en/AppNotes/en562744.pdf ) nói:

SMSC khuyến nghị khoảng cách giữa LAN950x và từ tính của 1.0 1.0 ở mức tối thiểu và 3.0 tối đa.

Thật khó hiểu, trước đó trong cùng một đoạn người ta có thể đọc:

Lý tưởng nhất là thiết bị LAN nên được đặt càng gần càng tốt với từ tính.

Tôi đã sử dụng dịch vụ LANcheck tuyệt vời từ Microchip và chuyên gia xem xét thiết kế của tôi cũng đề xuất rằng nên tách tối thiểu 1 "giữa chip và từ tính để giảm thiểu EMI.

Tôi không hiểu tại sao việc tăng khoảng cách mà tín hiệu phải truyền đi sẽ giảm thiểu EMI?

Ngoài ra, một câu hỏi liên quan - Tôi không hiểu lý do cho những điều sau đây:

Để tối đa hóa hiệu suất của ESD, nhà thiết kế nên cân nhắc lựa chọn một máy biến áp rời rạc thay vì mô-đun từ tính / RJ45 tích hợp. Điều này có thể đơn giản hóa việc định tuyến và cho phép phân tách lớn hơn ở mặt trước Ethernet để tăng cường hiệu năng của tính nhạy cảm / tính nhạy cảm.

Theo trực giác, từ tính được nhúng bên trong một mô-đun RJ45 được bảo vệ nên là một giải pháp tốt hơn so với các thành phần riêng biệt có dấu vết ở giữa?

Vì vậy, để tóm tắt:

• Tôi có nên cố gắng duy trì khoảng cách tối thiểu giữa PHY và từ tính hay chúng nên được đặt càng gần càng tốt?
• tốt hơn là sử dụng "magjack" hoặc từ tính riêng biệt và giắc cắm RJ45?

• Mục đích đầu tiên của từ tính trên PHY là tạo ra một BALUN (hoặc giao diện đường cân bằng cho IC không cân bằng và ngược lại thị thực) Điều này cải thiện đáng kể Tỷ lệ loại bỏ chế độ chung CMRR trên băng thông tín hiệu đầy đủ.

• Yêu cầu thứ cấp là để phù hợp với trở kháng.

• Yêu cầu thứ ba là bằng cách cải thiện CMRR là giảm nhiễu CM bức xạ.

• Thứ tư là cung cấp khả năng miễn dịch đối với các lĩnh vực EM dự kiến, ESD, v.v.

  1. Khi các từ trường chế độ chung đi lạc được ghép với các đường không cân bằng gần đó, nó sẽ đánh bại mục đích. Do luật bình phương nghịch đảo, cặp đôi sau khoảng gấp đôi kích thước của lõi từ có thể đủ để đạt được CMRR đầy đủ nhưng là tín hiệu không cân bằng và trở kháng mặt đất, làm cho đường dẫn dài lộ ra các nguồn nhiễu khác hơn là chuyển đổi từ CM sang chế độ vi sai do sự khác biệt trong khớp nối của các trở kháng khác nhau.

  2. Lõi từ trong phạm vi 100 MHz trở lên có xu hướng là hỗn hợp gốm dẫn điện và cũng dễ bị khớp nối dẫn điện của ESD, trái ngược với lõi ferrite mu cao cách điện hơn.