Làm cách nào để xác định diện tích đồng cần thiết trên PCB để cung cấp khả năng tản nhiệt đầy đủ cho MOS MOS công suất?

Tôi đang dự định sử dụng MOSFR Power IRFR5305PBF (http://www.irf.com/product-info/datasheets/data/irfr5305pbf.pdf) để bật tải. Tôi đã xác định rằng tôi cần một tản nhiệt bên ngoài với Rthsa <29 C / W.

Làm thế nào tôi có thể đi về việc xác định diện tích đồng trên PCB cần thiết để cung cấp điện trở nhiệt <29 C / W?

Tôi đã thử tìm kiếm trên Google và cơ sở dữ liệu của IEEE, nhưng các bài viết không chỉ rõ cho tôi cách tính toán này.

chỉnh sửa: Tôi đang sử dụng PCB 4 lớp với 1 oz đồng ở trên cùng và dưới cùng và 0,5 oz đồng cho các lớp bên trong.

Thật không may, không có câu trả lời đơn giản cho câu hỏi của bạn. Có quá nhiều biến số trong vấn đề đối với bất kỳ ai đã đo lường hoặc mô tả mọi cấu hình có thể có: độ dày của FR4, số lớp mặt phẳng đồng, số lượng vias giữa các lớp mặt phẳng, lượng không khí lưu thông trên bảng và nhiệt độ không khí vào , sự đóng góp nhiệt của các bộ phận khác gần đó, vv, vv

Có các phương pháp thử nghiệm tiêu chuẩn, nhưng chúng hầu như không liên quan đến bất kỳ tình huống thực tế nào, chủ yếu là vì chúng chỉ sử dụng FR4 trần không có lớp đồng làm yếu tố lan truyền nhiệt. Các nhà cung cấp khác nhau cũng đã công bố các giá trị cho các cấu hình nhất định. Ví dụ, biểu dữ liệu bạn đã liên kết, đề cập đến AN-994 của IRF , nơi họ đưa ra các giá trị điện trở nhiệt cho các gói khác nhau được cung cấp bởi công ty đó. Nhưng lưu ý rằng điều kiện kiểm tra tiêu chuẩn của họ sử dụng 2 oz. đồng trên các lớp ngoài.

Công nghệ tuyến tính là một công ty khác công bố kết quả nhiệt thông tin. Nếu bạn có thể tìm thấy một trong các bộ phận của chúng trong cùng một gói với FET của bạn và kiểm tra bảng dữ liệu, chúng có thể sẽ đưa ra một bảng về khả năng chịu nhiệt cho các bộ tản nhiệt có kích thước khác nhau ở các lớp trên cùng và dưới cùng.

Ví dụ, đối với gói DDPAK của họ, không hoàn toàn giống với DPAK của phần IRF của bạn, họ đưa ra:

(Từ bảng dữ liệu LT1965, xem tại đó để biết thêm chi tiết về các điều kiện thử nghiệm)

Ít nhất bạn có thể thấy rằng việc đạt được dưới 29 C / W là một thách thức. Các điều kiện thử nghiệm duy nhất trong kết quả tuyến tính đạt được yêu cầu 4 inch vuông đồng ở cả hai lớp trên cùng và dưới cùng.

Nhưng một lần nữa, bạn chỉ có thể coi các số liệu này là hướng dẫn, bởi vì các yếu tố như luồng khí sẽ ảnh hưởng mạnh đến kết quả thực tế trong ứng dụng của bạn.

Đề nghị bạn xem xét các bộ tản nhiệt của SMT (ví dụ: thiết bị này cho các thiết bị DPAK từ Aavid ) vì chúng sẽ đáp ứng thông số kỹ thuật của bạn (tất nhiên là có luồng khí / đối lưu thích hợp).

Riêng đối với khu vực đồng PCB, bạn có thể kiểm tra các chú thích như thế này từ Fairchild , nhưng tôi nghi ngờ từ việc lướt qua nó rằng khu vực cần thiết là khá lớn (> 1 inch vuông) có lẽ không đảm bảo tốt cho việc tản nhiệt.

Robert Kollman cung cấp một vài trang cho chủ đề này trong Xây dựng các cân nhắc về bố trí nguồn cung cấp năng lượng của bạn trong phần V - Cân nhắc về nhiệt.

Tôi không bao giờ làm điều này một mình, nhưng tôi nhớ bài báo này. Ông cung cấp một số ví dụ, vì vậy tôi đoán bạn có thể chuyển trường hợp này sang trường hợp của bạn.

Dưới đây là một bài viết thú vị gợi ý sử dụng 4 lớp và vias trong thiết bị: AN10874 - Hướng dẫn thiết kế nhiệt LFPAK MOSFET - Ghi chú ứng dụng