Có phải chỉ sử dụng cổng NAND / NOR làm tăng độ trễ mạch?

Tôi nhớ rằng học ở trường rằng người ta có thể xây dựng bất kỳ mạch logic nào từ chỉ NANDhoặc NORcổng.

Trước hết, tôi tự hỏi liệu đây có phải là cách nó thực sự được thực hiện hay không: tức là khi Intel tạo ra CPU, họ có xây dựng tất cả các thanh ghi, v.v. bằng cách sử dụng NAND/ NORcổng hay họ có cách nào khác để làm việc không?

Thứ hai, tôi tự hỏi nếu xây dựng mọi thứ theo cách này sẽ làm tăng độ trễ lan truyền so với mạch được sử dụng AND/ OR/ NOTcổng.

Tôi biết rằng khi sử dụng PMOS/ NMOScấu hình để xây dựng cổng, một ANDhoặc một ORbước ra là 2 giai đoạn trái ngược với một NANDhoặc NORcả hai chỉ 1. Vì tôi biết bạn có thể tạo một ANDtừ 2 tầng NANDvà một ORtừ 2 tầng NOR, nó dường như độ trễ lan truyền sẽ không tăng miễn là các nhà sản xuất đang sử dụng cả NANDs và NORs.

Có ai có cái nhìn sâu sắc về tất cả điều này, đặc biệt là những gì thực sự được thực hiện trên các IC sản xuất?

— llakais
nguồn

Câu trả lời:

Trước hết, tôi tự hỏi liệu đây có phải là cách nó thực sự được thực hiện hay không: tức là khi Intel tạo ra CPU, họ có xây dựng tất cả các thanh ghi, v.v. bằng cách sử dụng NAND/ NORcổng hay họ có cách nào khác để làm việc không?

Các thanh ghi không được tạo ra ngoài cổng, thường là các mạch chuyên dụng. Chúng có thể được xem như được thực hiện với biến tần ( NOT), nhưng chỉ ở một mức độ nhất định.

Trong công nghệ CMOS, mạch everlogic dựa trên biến tần: NORvà NANDcác cổng chỉ là bộ biến tần với nhiều đầu vào được sắp xếp một cách thông minh, về cơ bản. Vì vậy, cổng đảo ngược nhanh hơn cổng không đảo, chỉ là cổng đảo ngược với NOTđầu ra.

Ngoài ra trong logic động, việc xếp hai khối đảo ngược đơn giản hơn là đặt NOTcổng ở mọi nơi.

Hãy xem xét rằng trong một số trường hợp, một mạch có thể được tạo ra từ các khối riêng biệt, do đó có thể có trường hợp đầu ra được giao tiếp thông qua một hoặc nhiều bộ biến tần để đệm.

Và có một lợi thế khác trong đó: tích hợp . Có một số lượng nhỏ các cổng khác nhau giúp đặt ra mạch và thống nhất hiệu suất. Thông thường các thư viện bao gồm các khối logic ở các mức độ phức tạp khác nhau: bóng bán dẫn, cổng, toán tử hoặc cao hơn.

Vì vậy, ngắn gọn, có, bộ xử lý nhanh chủ yếu là sử dụng cổng đảo.

— clabacchio
nguồn

Được rồi, tôi nghĩ rằng điều này có ý nghĩa với tôi. Khi kiểm tra - giả sử tôi muốn tạo một bộ cộng cơ bản (ví dụ 4 bit) bằng cách sử dụng logic tổ hợp (nghĩa là không phải bằng cách liên kết nửa bộ cộng). Tôi sẽ tiếp cận vấn đề này khi cố gắng chỉ sử dụng NANDvà NORcổng, và càng ít trong số này càng tốt? Điều này hầu như luôn mang lại một thiết kế tốt hơn (về độ trễ / số cổng) so với khi tôi tiếp cận vấn đề bằng cách sử dụng một tiết mục đầy đủ của cổng và sau đó thay thế AND/ OR/ NOTcổng bằng NAND/ NORtương đương của chúng?

— llakais

@llakais trong hầu hết mọi trường hợp, vâng. Và ít nhất nó sẽ bằng nhau. Nhưng, chẳng hạn, tôi đã thiết kế một trình bổ sung cho khóa học đại học và tôi đã thực hiện hai điều: thứ nhất, tôi đã sử dụng các khối bổ trợ 4: 2 với các trình bổ sung đầy đủ (khối thắng!) Và thứ hai, tôi ' đã triển khai bộ cộng đầy đủ với các cổng XOR của bóng bán dẫn, vì vậy đôi khi có các giải pháp khác nhau.

— clabacchio

Tôi sẽ đề cập rằng đối với các trình bổ sung, có một ô bổ sung đầy đủ thường là nhanh nhất, không phải là sự kết hợp của các cổng.

— W5VO

@ W5VO cũng là một bộ cộng đầy đủ về cơ bản là sự kết hợp giữa XOR và cổng AND ... nhưng thực sự XOR có thể được tạo ra một cách thông minh mà không cần sử dụng các cổng cơ bản

— clabacchio

Quan điểm của tôi với CMOS là nghĩ về một khối xây dựng cơ bản như là một biến tần đi trước bởi sự kết hợp tùy ý của các cổng "và" và "hoặc" độc lập không có kết nối giữa chúng; Tất cả các chức năng sau:

not (X and (Y or Z))
not (X or (Y and Z))
not (X and Y and Z)
not (X or Y or Z)

về cơ bản có cùng chi phí trong silicon, mặc dù chỉ có hai cái sau có tên. Cố gắng kết hợp hai chức năng trước bằng cách sử dụng một số kết hợp cổng NAND hoặc NOR sẽ mang lại một cái gì đó lớn hơn và chậm hơn nhiều so với nhận thức trực tiếp.

— siêu mèo
nguồn