255 Tbit / s được xử lý như thế nào trong giao tiếp cáp quang?

Tôi chưa bao giờ hiểu làm thế nào đạt được tốc độ truyền dữ liệu phá vỡ kỷ lục mới về mặt chuyển đổi từ / sang tín hiệu điện và quang.

Giả sử chúng ta có 255 Tbits dữ liệu và chúng ta muốn chuyển nó trong một giây. (Đây là một thành tựu trong thế giới thực.) Bạn có 255 Tbits được lưu trữ, giả sử, 255 nghìn tỷ tụ điện (đó là RAM). Bây giờ chúng tôi dự kiến ​​có thể đọc từng cái một cách liên tục, tìm hiểu từng bit để một giây sau chúng tôi đã đọc tất cả 255 nghìn tỷ trong số chúng. Điều này rõ ràng không được phối hợp bởi bộ xử lý 3 GHz.

Điều gì về kết thúc nhận được? Các xung đang đến ở mức 255 THz, nhưng tốc độ làm mới của các thiết bị điện tử đang cố đọc tín hiệu đến là không quá 255 THz. Điều duy nhất tôi có thể tưởng tượng là hàng ngàn bộ xử lý với tín hiệu đồng hồ phân chia thời gian (chậm trễ) dưới 0,00000000000001 giây. Mặc dù làm thế nào để đạt được việc ghép kênh như vậy cũng khiến tôi trở lại vấn đề của mình với sự khác biệt gấp ngàn lần về tần số này.

Thay vì lo lắng về một bài nghiên cứu đẩy mọi thứ đến giới hạn trước tiên hãy bắt đầu bằng cách hiểu những thứ đang ngồi trước mặt bạn.

Làm thế nào để một ổ cứng SATA 3 trong máy tính gia đình đặt 6 Gbits / s xuống một liên kết nối tiếp? Bộ xử lý chính không phải là 6 GHz và bộ xử lý trong ổ cứng chắc chắn không phải như vậy theo logic của bạn, điều đó là không thể.

Câu trả lời là các bộ xử lý không ngồi đó mỗi lần đưa ra một bit, có một phần cứng chuyên dụng gọi là SERDES (serializer / deserializer) chuyển đổi luồng dữ liệu song song tốc độ thấp hơn thành một chuỗi nối tiếp tốc độ cao và sau đó quay lại kết cục khác. Nếu nó hoạt động trong các khối 32 bit thì tốc độ dưới 200 MHz. Và dữ liệu đó sau đó được xử lý bởi một hệ thống DMA tự động di chuyển dữ liệu giữa SERDES và bộ nhớ mà không cần bộ xử lý tham gia. Tất cả các bộ xử lý phải làm là hướng dẫn bộ điều khiển DMA nơi dữ liệu được gửi, bao nhiêu để gửi và nơi để trả lời. Sau đó, bộ xử lý có thể tắt và làm một cái gì đó khác, bộ điều khiển DMA sẽ ngắt khi hoàn thành công việc.

Và nếu CPU dành phần lớn thời gian nhàn rỗi, nó có thể sử dụng thời gian đó để bắt đầu một DMA & SERDES thứ hai chạy trên lần chuyển thứ hai. Trong thực tế, một CPU có thể chạy song song một vài trong số các lần chuyển đó mang lại cho bạn tốc độ dữ liệu khá tốt.

OK đây là điện chứ không phải quang và nó chậm hơn 50.000 lần so với hệ thống bạn đã hỏi nhưng áp dụng các khái niệm cơ bản tương tự. Bộ xử lý chỉ xử lý dữ liệu theo từng khối lớn, phần cứng chuyên dụng xử lý dữ liệu theo từng phần nhỏ hơn và chỉ một số phần cứng rất chuyên dụng xử lý 1 bit mỗi lần. Sau đó, bạn đặt rất nhiều các liên kết đó song song.

Một bổ sung muộn cho điều này được gợi ý trong các câu trả lời khác nhưng không được giải thích rõ ràng ở bất cứ đâu là sự khác biệt giữa tốc độ bit và tốc độ truyền. Tốc độ bit là tốc độ truyền dữ liệu, tốc độ truyền là tốc độ truyền các ký hiệu. Trên rất nhiều hệ thống, các ký hiệu được truyền tại các bit nhị phân và do đó hai số này thực sự giống nhau, đó là lý do tại sao có thể có nhiều sự nhầm lẫn giữa hai.

Tuy nhiên trên một số hệ thống, một hệ thống mã hóa đa bit được sử dụng. Nếu thay vì gửi 0 V hoặc 3 V xuống dây mỗi chu kỳ đồng hồ bạn gửi 0 V, 1 V, 2 V hoặc 3 V cho mỗi đồng hồ thì tốc độ ký hiệu của bạn là như nhau, 1 ký hiệu trên mỗi đồng hồ. Nhưng mỗi biểu tượng có 4 trạng thái có thể và do đó có thể chứa 2 bit dữ liệu. Điều này có nghĩa là tốc độ bit của bạn đã tăng gấp đôi mà không tăng tốc độ xung nhịp.

Không có hệ thống trong thế giới thực mà tôi biết sử dụng biểu tượng đa bit kiểu điện áp đơn giản như vậy, các toán học đằng sau các hệ thống trong thế giới thực có thể rất khó chịu, nhưng hiệu trưởng cơ bản vẫn như cũ; nếu bạn có nhiều hơn hai trạng thái có thể thì bạn có thể nhận được nhiều bit hơn trên mỗi đồng hồ. Ethernet và ADSL là hai hệ thống điện phổ biến nhất sử dụng loại mã hóa này giống như bất kỳ hệ thống vô tuyến hiện đại nào. Như @ alex.forencich đã nói trong câu trả lời xuất sắc của mình, hệ thống mà bạn đã hỏi về định dạng tín hiệu 32-QAM (điều chế biên độ cầu phương) đã sử dụng, 32 ký hiệu khác nhau có thể có nghĩa là 5 bit cho mỗi ký hiệu được truyền.

Có vẻ như bạn đang đề cập cụ thể đến http://www.nature.com/nphoton/journal/v8/n11/full/nphoton.2014.243.html . Nó có thể được đọc ở đây: https://www.researchgate.net/publication/269099858_Ultra-high-d mật_spatial_division_multiplexing_with_a_few-mode_multicore_fibre .

Trong trường hợp này, nó hơi phức tạp hơn "tín hiệu quang". Liên kết trong câu hỏi sử dụng nhiều hình thức song song để đạt được con số 255 Tbps đó:

• Ghép kênh phân chia bước sóng dày đặc được sử dụng để nhồi nhét 50 bước sóng khác nhau vào sợi quang trong các khoảng 50 GHz (~ 0,8nm trong dải 1550nm C), mỗi bước mang 1/50 dữ liệu.

• Sợi được sử dụng là sợi 7 lõi, chế độ ít tùy chỉnh, với 3 chế độ cho mỗi lõi, mỗi chế độ có 2 phân cực, cho 7 * 3 * 2 = 42 kênh độc lập (nhiều hơn hoặc ít hơn). Có vẻ như điểm bán sợi của chúng là sự cách ly giữa các lõi khá tốt, do đó người nhận chỉ phải cân bằng nhiễu xuyên âm giữa các chế độ và phân cực của từng lõi riêng biệt (7 song song 6x6 thay vì 42x42).

Sau đó, họ đã sử dụng định dạng tín hiệu 24,3 Gbaud 32-QAM (5 bit cho mỗi ký hiệu, 24,3 * 5 = 121,5 Gbps) cho tất cả 42 * 50 kênh, cho băng thông tổng thể là 0,1215 * 42 * 50 = 255,15 Tbps.

Bây giờ, những kẻ này thực sự đã lừa dối một chút ở đây: chúng lấy 50 tia laser, ghép chúng lại với nhau, điều chỉnh nó với một bộ điều biến IQ duy nhất, sau đó giải mã các phân cực và các kênh lân cận với độ trễ cố định để mô phỏng bằng các máy phát độc lập. Vì vậy, nó thực sự chỉ là một tín hiệu ở tốc độ 121,5 Gbps, lặp lại 2100 lần song song. Và tín hiệu truyền đi có lẽ chỉ là một chuỗi nhị phân giả ngẫu nhiên (PRBS) được tạo ra một cách nhanh chóng và không đọc hết bộ nhớ. Hoặc nó có thể được đọc từ SRAM nhanh hoặc một mảng DRAM trong một máy phát dạng sóng tùy ý hiệu suất cao.

Về phía nhận, cần xử lý tín hiệu số để khôi phục dữ liệu gốc bằng cách bù nhiễu xuyên âm giữa các chế độ và phân cực trong mỗi lõi và áp dụng sửa lỗi. Bài báo đề cập đến con số 200 Tbps net, sẽ là tốc độ dữ liệu trước khi mã hóa để truyền (tương tự như cách ethernet 1000BASE-X gigabit là 1 Gbps trước khi mã hóa và 1.25 Gbps sau, hoặc PCIe là 2/4 / 7.877 Gbps trước mã hóa và 2,5 / 5/8 Gbps sau) nhưng không rõ họ đang giả định sơ đồ sửa lỗi và mã hóa nào.

Có vẻ như họ không xây dựng một máy thu thực tế, nhưng thay vào đó họ sử dụng hai máy hiện sóng tốc độ cao với máy dò kết hợp để thu thập dữ liệu thô và sau đó thực hiện xử lý tín hiệu và cân bằng ngoại tuyến. Họ cũng phải thực hiện chụp xen kẽ thời gian vì họ phải chạy phát hiện kết hợp trên cả 3 chế độ từ mỗi lõi sợi cùng một lúc, nhưng họ chỉ có sẵn 2 dao động kế nhanh. Và ngay cả thiết lập đó chỉ cho phép họ nhận được 1 bước sóng trên 1 lõi sợi tại một thời điểm - 729 Gbps và chỉ trong các đợt ngắn.

Nhưng tất cả điều này là tốt, bởi vì bài báo là về sợi và không phải là liên kết thực tế.

TL; DR: con số 255 Tbps hơi sai lệch - họ không xây dựng bộ thu phát có khả năng đó, nhưng họ đã đánh giá sợi đa lõi mà họ tạo ra với 2100 bản sao tín hiệu 121,5 Gpbs và một bộ thu.

Bỏ qua các chi tiết của việc truyền cụ thể trong câu hỏi (mà @ alex.forencich đã thảo luận chi tiết đáng kể), có vẻ như có thể hữu ích để xem xét trường hợp tổng quát hơn.

Mặc dù truyền dẫn cụ thể này đạt 255 Tbps thông qua cáp quang, các liên kết sợi cực nhanh đã được sử dụng thường xuyên. Tôi không chắc chắn chính xác có bao nhiêu triển khai (có thể không nhiều) nhưng có các thông số kỹ thuật thương mại cho OC-1920 / STM-640 và OC-3840 / STM-1280, với tốc độ truyền tương ứng 100 và 200 Gbps . Đó là khoảng ba bậc độ lớn chậm hơn so với thử nghiệm này đã được chứng minh, nhưng nó vẫn khá nhanh bằng hầu hết các biện pháp thông thường.

Vậy phải hoàn thành nó như thế nào? Nhiều kỹ thuật tương tự được sử dụng. Đặc biệt, hầu hết mọi thứ thực hiện truyền dẫn sợi "nhanh" đều sử dụng ghép kênh phân chia sóng dày đặc (DWDM). Về bản chất, điều này có nghĩa là bạn bắt đầu với một số lượng lớn (khá) các tia laser, mỗi tia truyền một bước sóng ánh sáng khác nhau. Bạn điều chỉnh các bit trên các bit đó và sau đó truyền tất cả chúng lại với nhau thông qua cùng một sợi quang - nhưng từ quan điểm điện, bạn đang cung cấp một số luồng bit hoàn toàn riêng biệt vào bộ điều biến, sau đó bạn trộn lẫn các đầu ra một cách tối ưu những màu sắc khác nhau của ánh sáng đi qua cùng một sợi cùng một lúc.

Ở đầu nhận, các bộ lọc quang được sử dụng để phân tách các màu một lần nữa và sau đó một phototransistor được sử dụng để đọc một luồng bit riêng lẻ.

Mặc dù tôi chỉ hiển thị 7 đầu vào / đầu ra, các hệ thống thực sử dụng hàng chục bước sóng.

Đối với những gì nó cần trên đầu truyền và nhận: tốt, có một lý do khiến các bộ định tuyến xương trở lại đắt tiền. Mặc dù một bộ nhớ duy nhất chỉ cần cung cấp một phần băng thông tổng thể, nhưng bạn vẫn cần RAM khá nhanh - khá nhiều phần nhanh hơn của bộ định tuyến sử dụng SRAM khá cao cấp, do đó, dữ liệu đến từ cổng, không phải tụ điện.

Có lẽ đáng lưu ý rằng ngay cả ở tốc độ thấp hơn (và bất kể triển khai vật lý như DWDM), truyền thống để cách ly các phần tốc độ cao nhất của mạch thành một vài phần nhỏ. Ví dụ, XGMII chỉ định giao tiếp giữa 10 gigabit / giây Ethernet MAC và PHY. Mặc dù việc truyền qua môi trường vật lý là một luồng bit (theo mỗi hướng) mang 10 gigabit mỗi giây, XGMII chỉ định một bus rộng 32 bit giữa MAC và PHY, do đó tốc độ xung nhịp trên bus đó là khoảng 10 GHz / 32 = 312,5 MHz (tốt, về mặt kỹ thuật, đồng hồ chỉ bằng một nửa - nó sử dụng tín hiệu DDR, do đó, có dữ liệu trên cả hai cạnh tăng và giảm của đồng hồ). Chỉ bên trong PHY, bất kỳ ai cũng phải đối phó với tốc độ xung nhịp đa GHz. Tất nhiên, XGMII không phải là giao diện MAC / PHY duy nhất,