Nắp tách rời: Gần hơn với chip nhưng với thông qua hoặc xa hơn mà không thông qua?

Đây có thể là câu hỏi "khác" về việc tách rời nhưng câu hỏi khá chính xác và tôi không thể tìm thấy câu trả lời.

Tôi có một QFN 40 pin, nơi tôi cần phải tắt tín hiệu và sau đó đặt hàng chục nắp tách rời. Để làm cho mọi thứ tồi tệ hơn, IC nằm trên một ổ cắm chiếm diện tích gấp 8 lần QFN (5mmx5mm). (Ổ cắm chiếm nhiều diện tích nhưng không thêm ký sinh trùng đáng kể; nó được đánh giá lên tới 75 GHz). Trên cùng một lớp tôi không thể đặt các thành phần trong bán kính ~ 7mm. Mặt sau cũng bị hạn chế do các lỗ lắp của ổ cắm nhưng ít nhất tôi có thể sử dụng một phần bất động sản ở mặt sau. Nhưng tôi sẽ cần phải thông qua xuống cho điều đó. Tuy nhiên, tôi có thể đặt 50% tụ điện lên mái chèo nhiệt mà tôi cũng đã tạo ra bên dưới con chip ở mặt sau.

Bây giờ tôi đã đọc nhiều lần không nên có một thông qua giữa nắp khớp nối và pin. Nhưng điều gì tồi tệ hơn? Qua dây dài hơn?

Về mặt cảm, một dấu vết 7mm sẽ vào khoảng 5-7nH ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm ). Đường kính 22 triệu / lỗ 10mil thấp hơn 1nH ( http://referencedesigner.com/rfcal/cal_13.php ).

Đừng căng thẳng quá nhiều về việc giảm thiểu độ tự cảm đó. Điều đó không phải lúc nào cũng chuyển thành khoảng cách. Nếu tôi là bạn, tôi sẽ thực hiện các bước để giảm thiểu tất cả các đóng góp cho tổng độ tự cảm của đường dẫn giữa pin và nắp. Bạn không đề cập đến tốc độ mà chip của bạn đang chạy nhưng bạn nói nó ở QFN. Tôi chỉ nói rằng bởi vì đôi khi chúng ta bị ám ảnh với việc thêm tách rời khi bản thân gói là một hạn chế.

Vì vậy, làm thế nào điên bạn muốn có được? Hãy giảm thiểu từng phần. Bắt đầu với các nắp, bạn có thể chọn gói có độ tự cảm thấp hơn, ví dụ như 306 (603 quay sang một bên), 201 nếu bạn có thể nhận các giá trị, mũ MLCC hoặc có một biến thể X2Y được tạo để tách rời và đất RF.

Tiếp theo chiến lược gắn kết, nếu một qua là tốt tại sao không phải là hai. Vias song song hơn nên là một trở kháng thấp hơn. Nếu thực hiện kiểu mũ kiểu 0306 hoặc 201, hãy đảm bảo thực hiện thủ thuật thông qua thủ thuật phụ, một lần nữa cố gắng giảm thiểu diện tích vòng lặp.

Ok vì vậy bây giờ tôi nói đặt chúng lên hàng đầu. Làm cho một phần của lớp trên cùng của bạn trở thành một lũ đồng cho phía năng lượng. Sau đó, trên lớp tiếp theo 5 triệu hoặc ít hơn bên dưới, tạo GND đó. Sử dụng nhiều vind gnd tại các chân ổ cắm. Điều này sẽ cung cấp cho bạn một đường dẫn trở kháng thấp đẹp từ các nắp trên vào các chân đó. Tôi đã làm một phân tích một lần trên phần HS của một đồ họa. Một cấu trúc mặt phẳng chặt chẽ và các nắp như tôi đã mô tả các tụ điện vượt trội trực tiếp bên dưới các bộ phận sử dụng nhiều vias.

Cuối cùng nếu bạn muốn cảm thấy tốt hơn về nó, bạn có thể thực hiện một số mô phỏng hoặc phân tích. Có rất nhiều chủ đề viết về thiết kế PDN ngoài kia. Nếu bạn không có trình giả lập, hãy xem công cụ excel PDN miễn phí của Altera . Hướng dẫn thiết kế có một số thông tin thực sự tốt đẹp trong đó.

Tôi đã sử dụng các ổ cắm đó trước khi chúng khá đẹp và cũng đã nhấn mạnh về nơi đặt mũ.

Tôi muốn nói rằng giải pháp thông qua là tốt hơn. Tuy nhiên, vì bạn đang sử dụng một ổ cắm, tôi hy vọng rằng ổ cắm đó chỉ ra (làm giảm) hiệu suất tổng thể (độ tự cảm của một tụ điện tách rời) mà cuối cùng có lẽ nó không quan trọng bạn làm gì. Thông qua hoặc theo dõi dài.

Nhưng nếu giải pháp thông qua được chấp nhận (cũng liên quan đến các vấn đề nhiệt) thì tôi sẽ chọn điều đó.

Nếu không gian có sẵn, bạn cũng có thể chỉ cần đặt các miếng đệm ở cả hai nơi và sau đó quyết định hoặc đo lường giải pháp nào là tốt hơn.