Qua giữa các dấu vết khác biệt - nó tệ như thế nào?

Tôi đang làm việc trên một bảng có một số tín hiệu LVDS 2.5. Tất cả các hướng dẫn tôi đã đọc về cách bố trí bảng đều nói không đặt vias vào giữa các dấu vết vi sai, ví dụ: hướng dẫn này

Trong một vài trường hợp, việc định tuyến các cặp vi sai như thế này sẽ dễ dàng hơn rất nhiều:

Nhìn vào B5 và B6, họ đi xung quanh một miếng đệm điện (với một thông qua ngay bên cạnh nó) và sau đó tiếp tục cùng nhau. Tôi cũng muốn làm điều đó với một vài miếng đệm mặt đất.

Nếu tôi không làm điều đó, tôi sẽ cần 3 triệu dấu vết và không gian thay vì 5 triệu hoặc bảng 6 lớp thay vì 4 lớp. Ôi.

Vì vậy, câu hỏi là, điều này thực sự xấu như thế nào? Tôi có nên mong đợi 10 mV được ghép vào các đường LVDS, hoặc 100 mV không?

BGA là khoảng cách 1,0mm, các dấu vết là 7,7 triệu cách nhau 5 triệu cho chênh lệch 100 ohm (nhưng có thể là 5/5 trong khi thoát khỏi BGA). Lớp trên cùng là tín hiệu, sau đó tiếp đất 0,23 mm dưới đó, sau đó cấp nguồn. BGA là một Artix-7 XC7A15T.

CẬP NHẬT Các tín hiệu LVDS có tốc độ 600 MHz DDR.

CẬP NHẬT Tôi lo lắng hơn về các đột biến hiện tại trên khớp nối nguồn / mặt đất vào các đường LVDS theo các hướng khác nhau trên mỗi dòng, tức là lái một dòng cao hơn và thấp hơn, đủ để khiến người nhận đọc sai giá trị (hoặc không xác định) . Không quá nhiều về gián đoạn trở kháng hoặc phản xạ. Nhưng tôi thực sự không biết ... đó chỉ là trực giác.

Câu trả lời ngắn gọn là tôi cho rằng sự thay đổi khoảng cách gần điểm bắt đầu hoặc điểm kết thúc của tín hiệu vi sai không phải là xấu. Tôi cũng cho rằng 6 lớp không nhiều. Nhưng ở tốc độ cao, chắc chắn giữ tất cả các nguồn tiếng ồn ra khỏi đồng hồ.

Đối với câu trả lời dài hơn, chúng ta hãy xem xét các lý do được đưa ra. Nguồn Toradex mà bạn trích dẫn đã đề cập đến sự gián đoạn trở kháng và tuân thủ EMC.

Điều gì cần xảy ra cho trường hợp xấu nhất này? Tôi tin rằng quy tắc của ngón tay cái là bạn đang gặp rắc rối nếu khoảng cách phản xạ lớn hơn 1/6 bước sóng cơ bản. Vì vậy, nếu tốc độ cạnh của bạn (không phải tần số chuyển đổi, nhưng thời gian tăng của các cạnh của bạn) là 1 ns, chúng tôi biết rằng điện di chuyển khoảng 6 inch mỗi ns bằng đồng, vì vậy nếu khoảng cách phản xạ là hơn 1 inch, bạn đang ở trên băng mỏng và nên xem mức độ trở kháng thay đổi. Tương tự, nếu thông qua gần phía thu của tín hiệu, tôi sẽ lập luận rằng sự không phù hợp trở kháng sẽ bị mất trong sự không phù hợp trở kháng vốn có trong việc tiếp cận máy thu.

Vấn đề thứ hai Toradex chỉ ra là tuân thủ EMC, đây là một thuật ngữ mờ nhạt. Họ có thể lo lắng về khớp nối hoặc dấu vết không phù hợp chiều dài. Tôi không nghĩ rằng khớp nối là một vấn đề; đây là những đường vi sai để khớp nối mạng phải hủy bỏ, trừ khi bạn thực sự đẩy biên điện áp của mình. Dấu vết không phù hợp chiều dài có thể phổ biến hơn nếu có sự cản trở trong dấu vết của bạn, nhưng đó không phải là kết quả cần thiết.

Để đi sâu hơn một chút vào khớp nối, trong trường hợp lý tưởng, nếu bạn ghép cùng một tín hiệu thành một cặp vi sai, bạn muốn ghép thành cả hai. Làm như vậy sẽ khiến cả hai tăng thêm vài mV và tín hiệu vi sai (Vp - Vn) sẽ không bị ảnh hưởng. Miễn là điện áp tuyệt đối của mỗi tín hiệu nằm trong thông số kỹ thuật, bạn sẽ ổn. Ở tốc độ rất cao, bạn có thể gặp phải một vấn đề trong đó tín hiệu ghép thành một dòng một chút trước khi nó kết hợp thành một dòng khác. Đây sẽ là một vấn đề, nhưng tôi cho rằng ngay cả ở đây, việc ghép cặp nhiễu thành cả hai dòng vẫn tốt hơn là kết hợp thành một, bởi vì tiếng ồn được giảm do bản chất khác biệt hoặc bạn có hai vấn đề thay vì một.

Nếu bạn đang xử lý một cái gì đó tốc độ rất cao, với tốc độ cạnh dưới 1 ns, thì bạn nên giải thích câu trả lời cho tôi, và có lẽ bạn nên sử dụng một bảng có hơn 4 lớp. Nếu bạn chỉ đang cố lái 80 MSPS ADC, lời khuyên này sẽ rất chắc chắn. Hãy nhớ rằng các đường nhạy cảm cạnh, như đồng hồ, cho đến nay là tín hiệu quan trọng nhất để điều trị chính xác.

Một mẹo cuối cùng: Nếu việc này trở nên khó khăn, hãy xem xét các microvias có thể được đặt trong các miếng đệm BGA.

Nếu bạn thực sự cần biết, bạn nên xem xét mô phỏng.

Bạn cũng nên chỉnh sửa câu hỏi của mình để bao gồm tốc độ báo hiệu hoặc tốc độ cạnh của tín hiệu.

Nhưng tôi nghĩ có một cơ hội tốt bạn sẽ thoát khỏi nó. Cặp đôi chủ yếu cặp đôi đến mặt phẳng liền kề. Họ không cặp kè với nhau rất nhiều. Vì vậy, độ lệch trong khoảng cách sẽ có ảnh hưởng tối thiểu đến trở kháng vi sai. Điều quan trọng đối với các cặp vi sai là khớp chiều dài.

Một vài lần tôi đã thực hiện các bảng trong đó tôi đã vi phạm các quy tắc khoảng cách ở một hoặc hai nơi để giúp thoát khỏi một BGA. Điều này đã không phát sinh chi phí lớn cho hội đồng quản trị. Đây là trong sản xuất khối lượng cao.

Vì vậy, bạn có thể định tuyến hầu hết các bảng bằng cách sử dụng 5/5 quy tắc và chỉ sử dụng khoảng cách 3 triệu trong khu vực bạn thoát khỏi BGA. Điều này có thể không phải là một vấn đề cho các nhà cung cấp bảng. Bạn có thể điều tra rằng.

Nếu vùng gián đoạn đó << bước sóng, thì bạn ổn.

Nếu các cạnh của bạn là 1 Namosecond Trise, Tfall và vùng Z_diff xấu đó là 50 picosecond (<5% thời gian cạnh), bạn sẽ ổn.

Và ngay cả các cạnh cũng khó chịu, DATA EYE là điều quan trọng. Khó chịu 100pS trong mắt dữ liệu dài 5 giây giây sẽ ổn; các phản xạ sẽ biến mất từ ​​lâu trước khi đồng hồ đeo tay che giấu bộ thu FlipFlop để đưa ra quyết định.

=====================================

Và nếu các phản xạ nên xảy ra theo cách tăng mắt dữ liệu, như thế sẽ tốt hơn nữa.

Cẩn thận với năng lượng tín hiệu được lưu trữ trong các cấu trúc ESD và độ tự cảm của khung chì của gói. Đó là ISI - Giao thoa biểu tượng liên --- và có thể cải thiện hoặc có thể làm giảm mắt dữ liệu.