Ký hiệu sơ đồ tinh thể kỳ lạ xuất hiện không kết nối

Tôi đang sao chép sơ đồ Cypress CY8CKIT-059 để sử dụng trong thiết bị của mình khi tôi bắt gặp ký hiệu tò mò này về tinh thể:

Điều đó có nghĩa là gì? Giống như bình thường, tôi cho rằng nó được kết nối qua các lưới P15_2 / 3 với mũ 22p sẽ được nối đất. Nhưng tại sao họ chỉ ra chữ 'X trên dây dẫn pha lê? Đây là cách tôi tin rằng nó phải là:

Điều này có đúng không? Ai đó có thể giải thích cho tôi tại sao họ lại đặt 'X lên vị trí dẫn đầu thay vì kết nối chúng không?

Bảng PSoC trên thực tế không có tinh thể 32.768kHz trên bảng. Biểu tượng là có một mô tả về cách các chân có thể được sử dụng.

Thay vào đó, các chân XTAL (P15_2 và P15_3) được định tuyến để cho phép chúng được sử dụng làm GPIO.

Các tụ điện có mặt trên bảng vì sự hiện diện của chúng (22pF rất nhỏ) không có khả năng ảnh hưởng đến bất kỳ mạch kết nối bên ngoài nào khi các chân đang được sử dụng làm GPIO, trong khi giảm thiểu các mạch cần thiết bên ngoài nếu sử dụng tinh thể. Nếu bạn muốn một tinh thể 32k, bạn chỉ cần móc tinh thể lên hai chân GPIO, và không có gì nữa.

Điều này có thể được nhìn thấy từ các sơ đồ và mô tả hướng dẫn sử dụng (Trang 30) :

Hai tụ điện phân cực: Cần thiết để giao tiếp với bộ dao động tinh thể 32 kHz bên ngoài. Các tụ điện này được thêm vào trong phiên bản Rev * A của Bộ tạo mẫu PSoC 5LP.

Lưu ý: Bộ tạo dao động tinh thể không được đặt trên bảng, nó có thể được hàn trên các chân P15_2 và P15_3 .

Lưu ý "Dao động tinh thể ngoài".

Đối với bảng của bạn, nếu bạn muốn có một bộ dao động tinh thể, thì bạn đã kết nối nó một cách chính xác. Nếu bạn không muốn bộ tạo dao động tinh thể, bạn có thể chỉ cần loại bỏ nó cùng với các tụ điện của nó.

Lưu ý các từ "không tải" dưới tinh thể. Điều đó ngụ ý rằng tinh thể không thực sự trên bảng theo mặc định. Họ đang cho bạn xem bảng như vậy, nhưng cho bạn một gợi ý nơi một tinh thể như vậy sẽ đi.

Thông thường bạn sẽ hiển thị các phần "không tải" vẫn được kết nối trên sơ đồ. Tôi không chắc tại sao họ lại không. Với phần không được kết nối, bất kỳ phần đệm nào được tạo cho phần đó cũng sẽ không được kết nối. Hãy nhìn kỹ vào bảng và xem nếu có miếng đệm cho tinh thể này, và nếu vậy, liệu chúng có được kết nối với bất cứ điều gì.

Nếu P15_2 và P15_3 đi đến các chân tinh thể của một số IC, thì gần như chắc chắn tinh thể đó được dự định kết nối giữa hai chân này khi thực sự được cài đặt. Điều đó sẽ làm cho C41 và C42 trở thành mũ pha lê, có vẻ hợp lý.

Trong Altium, X có nghĩa là: "Điều này không được kết nối, đừng gây ra lỗi cho tôi khi tôi chạy kiểm tra ERC." Lần duy nhất tôi từng thấy X này là do các chân không được kết nối.