Điện trở kết thúc: chúng có cần thiết không?

Đối với một dự án tôi đang thiết kế, tôi đang sử dụng SDRAM IS42s32800 (TSOP) với bộ vi điều khiển LPC1788 (QFP). Trên PCB tôi có 4 lớp với mặt phẳng tiếp đất ngay dưới lớp tín hiệu trên cùng và mặt phẳng VDD ngay phía trên lớp tín hiệu dưới cùng. Dấu vết trung bình giữa CPU và RAM dài 60 mm với dấu vết dài nhất là 97 mm, dòng đồng hồ dài 53 mm và không có dòng nào có điện trở kết thúc được gắn. Điều tôi tò mò là liệu nó có thực sự cần thiết hay không có điện trở kết thúc trên các dòng DRAM. Thiết kế này sẽ hoạt động mà không có chúng hay tôi thậm chí không nên thử nó mà không có điện trở?

Nếu tần suất / thời gian tăng và khoảng cách đủ cao để gây ra sự cố, thì có, bạn cần chấm dứt.

Mô hình đường truyền

Với dấu vết dài nhất 97mm, tôi nghĩ rằng bạn có thể sẽ thoát khỏi chúng (không có kết quả tính toán bên dưới) Nếu bạn có gói PCB xử lý các mô hình IBIS và mô phỏng cấp độ bảng (ví dụ Altium và các gói đắt tiền khác), sau đó mô phỏng thiết lập của bạn và đánh giá xem bạn cần chúng từ kết quả.

Nếu bạn không có khả năng này, thì bạn có thể thực hiện một số tính toán sơ bộ bằng SPICE.
Tôi đã có một chút rắc rối với LTSpice , đây là kết quả (vui lòng sửa mọi thứ nếu có ai thấy lỗi)

Nếu chúng ta giả sử:

• Thời gian tăng tín hiệu đầu vào RAM của bạn là khoảng 2ns
• PCB là FR4 với Er hoặc ~ 4.1
• Độ dày đồng PCB là 1oz = 0,035mm
• Chiều cao dấu vết trên mặt phẳng mặt đất = 0,8mm
• Chiều rộng dấu vết = 0,2mm
• Chiều dài dấu vết = 97mm
• Đầu vào dữ liệu RAM là 10kΩ song song với 5pF (điện dung từ biểu dữ liệu, điện trở được chọn cho đầu vào LVTTL điển hình vì không có gì được đưa ra - biểu dữ liệu khá tệ, ví dụ như dòng rò trên p.21 được đưa ra là 10A!?)
• Trở kháng trình điều khiển là 100Ω (lấy từ bảng dữ liệu đầu ra giá trị cao / thấp và hiện tại -> Vh = Vdd - 0,4 @ 4mA, do đó 0,4V / 4mA = 100Ω)

Sử dụng wCalc (một công cụ tính toán đường truyền) được đặt thành chế độ microstrip và bấm các số vào, chúng tôi nhận được:

• Zo = 177,6Ω
• L = 642,9 pH / mm
• C = 0,045 pF / mm
• R = 34,46 mΩ / mm
• Độ trễ = 530,4 ps

Bây giờ nếu chúng ta nhập các giá trị này vào LTSpice bằng cách sử dụng phần tử đường truyền bị mất và mô phỏng chúng ta sẽ nhận được:

Dưới đây là mô phỏng của mạch trên:

Từ kết quả này, chúng ta có thể thấy với trở kháng đầu ra 100 we chúng ta không nên mong đợi bất kỳ vấn đề nào.

Chỉ cần quan tâm, giả sử chúng ta có một trình điều khiển có trở kháng đầu ra là 20, kết quả sẽ khá khác nhau (ngay cả ở mức 50 có 0,7 V trên / dưới. Lưu ý rằng điều này một phần là do điện dung đầu vào 5pF gây ra đổ chuông, độ vọt lố ở 2ns sẽ ít hơn khi không có điện dung [~ 3.7V], do đó, Kortuk chỉ ra kiểm tra các tham số gộp lại ngay cả khi không xử lý như một TLine - xem phần cuối):

Một nguyên tắc nhỏ là nếu thời gian trễ (thời gian để tín hiệu truyền từ trình điều khiển đến đầu vào) lớn hơn 1/6 thời gian, thì chúng ta phải coi dấu vết là một đường truyền (lưu ý rằng một số người nói là 1/8, một số nói 1/10, bảo thủ hơn) Với độ trễ 0,525 ns và thời gian tăng 2ns cho 2 / 0,525 = 3,8 (<6), chúng ta phải coi nó là TLine. Nếu chúng ta tăng thời gian tăng lên 4ns -> 4 / 0.525 = 7.61 và thực hiện lại mô phỏng 20, chúng ta sẽ nhận được:

Chúng ta có thể thấy tiếng chuông ít hơn nhiều, vì vậy có lẽ không cần phải thực hiện hành động nào.

Vì vậy, để trả lời câu hỏi, giả sử tôi gần với các tham số, thì không chắc việc bỏ chúng sẽ gây ra vấn đề cho bạn - đặc biệt là khi tôi chọn thời gian tăng / giảm là 2ns, nhanh hơn so với bảng dữ liệu LPC1788 (tr.88 Tr min = 3 ns, Tfall min = 2,5 ns)
Để chắc chắn, đặt điện trở sê-ri 50 on trên mỗi dòng có thể sẽ không bị tổn thương.

Mô hình thành phần

Như đã lưu ý ở trên, ngay cả khi đường truyền không phải là đường truyền, chúng ta vẫn có thể bị đổ chuông do các tham số gộp. Dấu vết L và máy thu C có thể gây ra nhiều tiếng chuông nếu Q đủ cao.
Một nguyên tắc nhỏ là để đáp ứng với đầu vào bước hoàn hảo , Q từ 0,5 trở xuống sẽ không đổ chuông, Q 1 sẽ có 16% vượt mức và Q là 2 44% vượt quá.
Trong thực tế không có bước đầu vào nào là hoàn hảo, nhưng nếu bước tín hiệu có năng lượng đáng kể trên tần số cộng hưởng LC thì sẽ có tiếng chuông.

Vì vậy, đối với ví dụ trở kháng trình điều khiển 20 our của chúng tôi, nếu chúng ta chỉ coi đường dây là một mạch gộp, Q sẽ là:

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

(Điện dung là điện dung đầu vào 5pF + điện dung đường dây - điện trở đường dây bị bỏ qua)

Đáp ứng cho một bước đầu vào hoàn hảo sẽ là:

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

Vì vậy, trường hợp xấu nhất vượt quá đỉnh sẽ là 3,3V + 2,23V = ~ 5,5V

Để tăng thời gian 2 ns, chúng ta cần tính tần số cộng hưởng LC và năng lượng quang phổ trên mức này do thời gian tồn tại:

Tần số đổ chuông = 1 / (2PI * sqrt (LC)) = 1 / (2PI * sqrt (62.36nH * 9.511pF)) = 206MHz

$\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$

Thời gian tồn tại của 2 ns có năng lượng đáng kể dưới tần số "quy tắc" của đầu gối, đó là:

0,5 / Tr = 0,5 / 2 ns = 250 MHz, cao hơn tần số chuông được tính ở trên.

Với tần số đầu gối chính xác với tần số đổ chuông, độ vọt lố sẽ bằng khoảng một nửa so với đầu vào bước hoàn hảo, do đó, với ~ 1,2 lần tần số đầu gối, có lẽ chúng ta đang xem xét khoảng 0,7 phản hồi bước hoàn hảo:

Vậy 0,7 * 2,23 V = ~ 1,6 V

Ước tính đỉnh vượt quá với 2 ns risetime = 3,3 V + 1,6 V = 4,9 V

$\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$

Mô phỏng:

Mô phỏng bước hoàn hảo:

Mô phỏng rủi ro 2 ns:

Giải pháp (với điện trở 100 Ω Rdrv + 60 = = 160 Ω tổng số R1 được thêm vào):

Chúng ta có thể thấy việc thêm điện trở 160 tạo ra phản ứng vượt quá 0 V được mong đợi.

Các tính toán trên được dựa trên các quy tắc của ngón tay cái và không hoàn toàn chính xác, nhưng sẽ đủ gần trong hầu hết các trường hợp. Cuốn sách tuyệt vời "Thiết kế kỹ thuật số tốc độ cao" của Jonhson và Graham là một tài liệu tham khảo tuyệt vời cho các loại tính toán này và hơn thế nữa (đọc chương ví dụ NEWCO cho tương tự như trên, nhưng tốt hơn - phần lớn ở trên dựa trên kiến ​​thức từ điều này sách)

Altera khuyến nghị sử dụng chúng với một số loại SDRAM trong tài liệu này , nhưng nói rằng chúng có thể tránh được bằng cách sử dụng chấm dứt nội bộ cho FPGA và SDRAM, nếu nó được cung cấp. Cả hai bo mạch đồ họa tôi có với SDRAM đều không có bất kỳ kết thúc bên ngoài nào trên các kết nối và các thiết bị không có kết thúc bên trong. Có vẻ như chúng nên được sử dụng, lý tưởng, nhưng trong thực tế, chúng thường bị bỏ đi. Bạn nên tránh xa nó.