Tại sao cổng NAND được sử dụng để tạo cổng AND trong máy tính?

Tại sao đây là một tiêu chuẩn cho cổng AND

khi nào nó có thể được thực hiện với hai FET và một điện trở thay thế?

Để có được hoạt động không đảo ngược cho logic (nghĩa là AND hoặc OR so với NAND hoặc NOR), bạn cần vận hành các bóng bán dẫn ở chế độ thoát chung, còn được gọi là chế độ "theo dõi nguồn".

Trong số các vấn đề với chế độ này cho logic:

• Không có tăng điện áp. Sau hơn một vài giai đoạn, tín hiệu không còn gì.
• Có một sự bù đắp đáng kể (được gọi là điện áp ngưỡng) giữa đầu vào và đầu ra. Đầu ra mức cao sẽ thấp hơn đầu vào mức cao tương ứng.

Cùng nhau, những vấn đề này có nghĩa là bạn không thể kết nối đầu ra của cổng này với đầu vào của một bản sao khác của chính nó. Điều này làm cho nó khá vô dụng để xây dựng các mạch phức tạp hơn.

Đây là lý do tại sao tất cả các họ logic thành công ¹ được xây dựng bằng cách sử dụng bóng bán dẫn ở chế độ nguồn chung (hoặc bộ phát chung), có mức tăng điện áp đáng kể và không có sự bù trừ tích lũy giữa đầu vào và đầu ra - nhưng đầu ra được đảo ngược với đầu vào. Do đó, các chức năng cơ bản bao gồm đảo ngược: NAND hoặc NOR.

Như một phần thưởng, các cổng NAND và NOR "hoàn thành về mặt chức năng", có nghĩa là bạn có thể xây dựng bất kỳ chức năng logic nào (bao gồm các yếu tố lưu trữ như chốt và flip-flop) từ tất cả các cổng NAND hoặc tất cả các cổng NOR.

¹ Cụ thể, các họ logic sử dụng điện áp làm trạng thái logic. Điều này bao gồm RTL, DTL, TTL, PMOS, NMOS và CMOS. Các họ logic chế độ hiện tại như ECL thực sự sử dụng kết hợp các tín hiệu bộ phát và bóng bán dẫn cơ sở chung để đạt được cùng một kết thúc trong khi tránh bão hòa (cho tốc độ).

Những gì bạn đang mô tả là logic PMOS . Nó có một số nhược điểm đáng kể so với CMOS:

• Nếu giá trị của điện trở thấp, cổng sẽ tiêu thụ một lượng điện tĩnh đáng kể khi cổng hoạt động. Các cổng CMOS tiêu thụ cơ bản không có điện khi chúng không tích cực chuyển đổi.

• Nếu giá trị của điện trở cao, cổng sẽ tắt chậm, bởi vì điện dung của bất kỳ cổng nào được điều khiển bởi đầu ra phải được xả qua điện trở. Ngoài ra, một điện trở có giá trị cao sẽ có khả năng tiêu thụ nhiều diện tích hơn một bộ bóng bán dẫn bổ sung.

• Vì các lý do liên quan đến quá trình, PMOS kém hiệu quả hơn logic nghịch đảo - NMOS .

Một lý do tôi không nghĩ có ai đề cập đến: Hạn chế về công nghệ:

1. Điện trở trên chip rất lớn so với bóng bán dẫn. Để có được một giá trị tốt, chúng ta đang nói về các đơn đặt hàng lớn hơn các bóng bán dẫn nhỏ nhất. Nói cách khác, bên cạnh tất cả những lợi thế khác mà bạn có được với CMOS thích hợp (dòng tĩnh, mức ổ đĩa, đầu ra xoay), nó cũng rẻ hơn rất nhiều.

2. Patterning: Các bóng bán dẫn trên logic có thể nhỏ như vậy bởi vì chúng được mô hình hóa theo cách lặp đi lặp lại. Điều này cũng cho phép họ có được năng suất cao hơn và hiệu suất phù hợp hơn. Ném vào điện trở sẽ làm hỏng điều này.

3. Điện dung: Giới hạn của tốc độ trong một hệ thống logic là điện dung của giai đoạn tiếp theo. Nhiều điện dung hơn có nghĩa là chậm hơn (hiệu suất thấp hơn) hoặc cường độ ổ đĩa cần thiết hơn (bóng bán dẫn lớn hơn, nhiều diện tích hơn, dòng tĩnh hơn, tiêu thụ nhiều năng lượng hơn, nhiều điện dung hơn được trình bày ở giai đoạn trước). Một điện trở lớn có thể sẽ cung cấp cho bạn rất nhiều điện dung để sạc lên vì nó chiếm một diện tích lớn. Điều này có thể làm tổn thương hiệu suất.

Điều này đôi khi được thực hiện trên các công nghệ chuyên dụng hơn, nơi bạn có thể không có bóng bán dẫn logic tốt (đối với các ứng dụng analog / RF).

Logic điện trở bóng bán dẫn là một lĩnh vực của kiến ​​thức. Các thuộc tính của cổng logic dựa vào điện trở rất khác so với các thuộc tính của các cổng sử dụng bóng bán dẫn. Đối với một, các điện trở kéo xuống được giữ ở trạng thái cao liên tục tiêu tán năng lượng. Đây có thể là một vấn đề đối với các thiết kế chạy bằng pin hoặc mật độ cao. Áp dụng tương tự theo cách khác (đối với các pulldowns được giữ ở mức thấp).

Một lĩnh vực khác, nơi có sự khác biệt lớn là tốc độ và sức mạnh lái xe. Cấu trúc đầu ra kéo đẩy được sử dụng trong CMOS có thể chuyển đổi nhanh chóng mà không tiêu hao năng lượng khi tĩnh.

Xin lưu ý rằng mạch bạn đã vẽ sẽ không hoạt động. Bạn không thể đặt NMOS ở nhánh trên cùng trừ khi điện áp đầu vào cao hơn VCC. Nếu đầu ra có nhiều tải, mạch của bạn sẽ không thể lái xe ở bất cứ đâu gần VCC. Nó thậm chí có thể không đủ cao để được công nhận là "cao" bởi một số cổng logic.

Đây không chỉ là một nitpick. Hóa ra, rất khó để xây dựng một cái gì đó chuyển đổi đường sắt sang đường sắt trong một giai đoạn trừ khi nó đảo ngược trong tự nhiên (như NAND và NOR). Và đây là lý do thực sự tại sao các cổng AND sử dụng NAND theo sau là KHÔNG (biến tần). Không ai trên thế giới biết cách tạo ra một cổng AND AND có mục đích chung với ít hơn 6 bóng bán dẫn. Áp dụng tương tự cho OR.

Một lý do chính trong logic TTL, và tôi muốn đề xuất trong hầu hết các họ logic, là phần tử khuếch đại đang đảo ngược. Để có đầu ra không đảo với các đặc tính ổ đĩa tốt cần có một biến tần bổ sung.

Biến tần này là một điều xấu.

• Nó sử dụng năng lượng
• Nó làm chậm chức năng logic
• Thông thường, bạn không quan tâm đến sự đảo ngược và đôi khi bạn cần nó.

Vì chúng ta thường chiến đấu tốc độ với các cổng rời rạc (hoặc chúng ta là khi chúng là lựa chọn duy nhất), các cổng đảo ngược thống trị ngày. Cổng không đảo ngược đã có sẵn (so sánh 7400 với 7408).

Mẫu mực chính của cái này là cổng và hoặc đảo ngược . Đối với các số TTL điển hình, độ trễ lan truyền giống như NAND và NOR, nhưng nó bao gồm hai mức logic.

Ưu điểm của việc sử dụng thiết kế CMOS là rất nhiều:

1. Trong logic NMOS mà bạn đã mô tả, nếu Đầu ra cao (cả hai đầu vào đều cao), có một đường dẫn (điện trở) trực tiếp cho luồng hiện tại. Vì vậy, trong trường hợp đó, cổng sẽ tiêu thụ lượng điện năng lớn (V ^ 2 / R) ngay cả ở trạng thái ổn định. Tuy nhiên, trong CMOS, dòng điện chỉ có thể chảy khi cả 4 bóng bán dẫn được bật (nghĩa là: khi cổng đang chuyển đổi).
2. Thông thường các điện trở rất khó đạt được trên silicon và chiếm dung lượng chip lớn. Ngoài ra giá trị chính xác của kháng chiến thực tế không thể đạt được.
3. Trong logic NMOS, điện áp đầu ra không thể đạt tới giá trị tối đa (+ 5V) vì sau khi đạt được một giá trị tối thiểu nào đó, các bóng bán dẫn sẽ bắt đầu tắt (do đó tắt nhánh sạc). Điều này trực tiếp dịch để giảm biên độ tiếng ồn.
4. Logic logic có thể được sử dụng rất dễ dàng để tạo ra bất kỳ mạch nào có số lượng bóng bán dẫn rất ít, tiêu thụ điện năng thấp và để hoạt động ở tốc độ cao. Như vậy, làm cho một phần của mạch là NMOS (có tải điện trở) rất cồng kềnh và không hiệu quả.

Vì vậy, một cổng NAND theo sau là một biến tần được sử dụng để thiết kế một cổng AND.

Xây dựng AND ra khỏi NAND cho phép người ta sử dụng các kích thước cổng tối thiểu cho logic và kích thước của hai (và chỉ hai) bóng bán dẫn trong biến tần để điều khiển dòng. Điều này tối đa hóa tốc độ và giảm thiểu tổn thất điện năng với chi phí chỉ bằng một ít diện tích được sử dụng cho các bóng bán dẫn bổ sung (chiếm kích thước của điện trở cần thiết để điều khiển đường dây trong ứng dụng dự định).

Ngoài ra, để chia sẻ một số sự khôn ngoan mà tôi đã học được ở trường đại học (một thời gian dài trước đây trong một thiên hà xa, rất xa ...): Chúng tôi đã từng rất thích một bài thuyết trình về logic cổng mảng. Cuối cùng, một sinh viên hỏi tại sao một kỹ sư nên bận tâm đến việc giảm thiểu số lượng cổng NAND được sử dụng khi tất cả các cổng NAND đó nằm trên chip ngay từ đầu? Câu trả lời của người trình bày đã gắn bó với tôi trong 30 năm: bởi vì nếu chúng tôi không làm như vậy, các đối thủ của chúng tôi sẽ làm.

Nếu đối thủ của bạn có thể tạo ra một mạch nhanh hơn và hiệu quả hơn về năng lượng mà không có sự khác biệt đáng kể về chi phí, thì việc sử dụng điện trở là một lỗi thương mại, không chỉ là một lỗi kỹ thuật.

Một tín hiệu logic đi qua một cổng không khuếch đại sẽ kết thúc yếu hơn đáng kể so với lúc ban đầu. Mặc dù người ta có thể bao gồm một cổng AND không đảo trong chip, các cổng được cung cấp bởi đầu ra yếu có thể sẽ chuyển đổi chậm hơn rất nhiều so với các cổng được cung cấp bởi các cổng được cung cấp bởi một đầu ra mạnh đến mức cần có thời gian để truyền tín hiệu qua NAND, biến tần và một cổng khác, có thể sẽ ít hơn nếu NAND và biến tần được thay thế bằng AND đầu ra yếu.

Lưu ý rằng ngay cả khi có sẵn cả hai bóng bán dẫn NMOS và PMOS và muốn xây dựng một cổng AND đầu ra yếu, người ta nên xây dựng cổng theo kiểu tương tự như cổng CMOS NOR, nhưng đảo ngược các bóng bán dẫn NMOS và PMOS, để tránh tản điện tĩnh. Điện trở rất đắt tiền, vì vậy người ta nên tránh sử dụng chúng trừ khi thực sự cần thiết.

Tuy nhiên, một điểm chưa được đề cập trong các câu trả lời khác là cổng đảo ngược có thể chứa hỗn hợp các đầu ra nối tiếp và song song. Ví dụ, người ta có thể có một cổng phức tạp thực tế tính toán "không ((X và Y) hoặc (X và Z) hoặc (Y và Z))" chỉ bằng một mức độ đảo ngược. Mặc dù không có "AND" để cung cấp đầu ra của nó tới nhiều nơi trong một mạch, nhưng người ta có thể bao gồm một cổng "VÀ" trên một hoặc nhiều đầu vào của cổng "NOR" hoặc cổng "HOẶC" trên một hoặc thêm đầu vào của cổng "NAND".