Bạn thực sự có thể phá vỡ một FPGA bằng cách lập trình sai?

Bạn thực sự có thể phá vỡ một FPGA bằng cách lập trình nó không chính xác?

Tôi thực sự là một người làm phần mềm. Không có gì bí mật rằng nếu phần mềm của bạn sai, bạn có thể phá hủy tất cả các loại dữ liệu quan trọng và thậm chí có thể làm hỏng toàn bộ máy. Nhưng thực sự rất khó để làm hỏng máy tính chỉ bằng cách lập trình nó.

(Có rất nhiều tin đồn về hướng dẫn Halt-And-Catch-Fire hoặc có thể khởi động lại phần sụn hệ thống để gạch bo mạch chủ hoặc lập trình các giá trị không chính xác vào card đồ họa để xào màn hình của bạn. Nhưng tất cả những điều này có vẻ chính xác : tin đồn. Và tất cả về phần cứng đã lỗi thời. Có vẻ như thực sự, rất khó để phá vỡ các thiết bị máy tính hiện đại với lập trình xấu.)

Với một đồ họa, bạn (ít nhất là trên danh nghĩa) nối các mạch riêng lẻ lại với nhau. Có vẻ như hoàn toàn hợp lý rằng thiệt hại vật lý có thể xảy ra trong trường hợp có lỗi.

Ví dụ: bạn có thể viết một số VHDL yêu cầu hai đầu ra được gắn với nhau. Nếu họ đưa ra các mức logic khác nhau, tôi tưởng tượng rằng nó có thể sẽ chiên thứ gì đó. (Tôi hy vọng rằng công cụ tổng hợp của bạn sẽ hét vào bạn để không làm điều này ... nhưng tôi không biết liệu các công cụ đó có thực sự thực hiện mức độ kiểm tra lỗi đó không.)

Dường như cũng có thể vô tình chọn sai mô hình của FPGA trong công cụ tổng hợp, và do đó cuối cùng cố gắng lập trình chip của bạn với một dòng bit dành cho một số mô hình hoàn toàn khác. Tôi không biết điều đó sẽ làm gì, nhưng tôi nghi ngờ nó sẽ "tệ".

Đối với vấn đề đó, bạn chắc chắn có thể kết nối chip FPGA với phần còn lại của mạch không chính xác. Ví dụ, nếu bạn làm xáo trộn các số pin, bạn có thể kết thúc với bảng cố gắng lái một pin I / O mà chính bản thân FPGA cũng đang cố gắng lái. Các chân I / O thường có bất kỳ "bảo vệ" nào trước lỗi đó không? Hay con chip sẽ chỉ chiên?

Dường như cũng có thể vô tình chọn sai mô hình của FPGA trong công cụ tổng hợp, và do đó cuối cùng cố gắng lập trình chip của bạn với một dòng bit dành cho một số mô hình hoàn toàn khác.

Thông thường, phần mềm lập trình sẽ truy vấn phần được lập trình cho số phần của nó và từ chối lập trình theo dòng bit có nghĩa là cho một mô hình khác của FPGA.

Bản thân bộ phận cũng thường từ chối khởi động nếu được lập trình với một dòng bit không chính xác độ dài chính xác (và rất hiếm khi các dòng bit cho các chip khác nhau có cùng độ dài).

bạn chắc chắn có thể kết nối chip FPGA với phần còn lại của mạch không chính xác. Ví dụ, nếu bạn làm xáo trộn các số pin, bạn có thể kết thúc với bảng cố gắng lái một pin I / O mà chính bản thân FPGA cũng đang cố gắng lái.

Đây là cách có khả năng nhất để làm hỏng một FPGA với lập trình sai.

Một cách khác có thể là lập trình một thiết kế rất tốn tài nguyên và chạy nó ở tần số cao (để tiêu thụ nhiều năng lượng), và sau đó chạy nó trên một đồ họa mà không cần tản nhiệt thích hợp.

Các chân I / O thường có bất kỳ "bảo vệ" nào trước lỗi đó không? Hay con chip sẽ chỉ chiên?

Các chân đầu ra sẽ "thường" tồn tại trong tình trạng ngắn mạch trong vài giây hoặc thậm chí vài phút. Nhưng không có gì được đảm bảo.

Với một vài trường hợp ngoại lệ được lưu ý, các công cụ thường không cung cấp cho bạn quyền truy cập vào các nguyên thủy silicon thực tế, do đó, một kỹ sư người dùng cuối khó có thể tải một thiết kế không hợp lệ về điện * vào một GPU dựa trên SRAM, ngoại trừ có thể vô tình phát hiện ra một công cụ lỗi.

Các GPU dựa trên Flash có thể hình dung được khả năng lập trình lại của chúng bị hỏng bởi một số tải không hợp lệ. Các OTP FPGA hoàn toàn bị "làm hỏng" bởi ngay cả một tải cấu hình hợp lệ , vì nó không bao giờ có thể thay đổi.

Cuối cùng, những gì gần nhất với những gì bạn dường như muốn hỏi, và với ví dụ HCF của bạn, sẽ là một cấu hình tạo ra ứng suất nhiệt không thể chịu đựng được . Tiêu thụ năng lượng được điều khiển trực tiếp bởi tốc độ xung nhịp và âm lượng * hoạt động của logic được sử dụng, vì vậy nếu bạn có thể lừa các công cụ vô dụng để chuyển đổi hầu hết các flip flop trên chip ở xung nhịp tối đa (có nhiều cách ...) thì bạn có thể sản xuất một lò sưởi khá hiệu quả sẽ vượt quá hầu hết các hệ thống làm mát cho sử dụng thông thường. Sau đó, nó chỉ là một câu hỏi nếu một cái gì đó bảo vệ tắt nó trước khi nấu. Và tất nhiên, có các mô hình ước tính công suất trong các công cụ, có khả năng dự đoán hợp lý nếu bạn không nói dối với họ về tín hiệu đồng hồ được cung cấp.

(* Có một loại vấn đề điện không phải là lỗi mà bạn có thể gây ra bằng cách nói dối với các công cụ, điều đó không nhất thiết phải phá hủy về mặt vật lý, nhưng vẫn đáng ngạc nhiên. Nếu bạn cho một chiếc đồng hồ khác với bạn nói hoặc đơn giản là không ổn định, bạn có thể vi phạm thời gian thiết lập địa chỉ trên các ô RAM khối đồng bộ và thực hiện một số thao tác rút ngắn chúng và làm hỏng nội dung của chúng - vì vậy, ví dụ bạn có thể thấy nội dung của một thứ được chỉ định ROM trong thiết kế chỉ thực sự thay đổi khi chạy thử để đọc nó với một chiếc đồng hồ xấu. Nhưng tôi không tin rằng điều này là hủy hoại về thể chất)

Điều có khả năng nhất là vi phạm xếp hạng hiện tại trên GPIO bằng cách lái mã pin đã được điều khiển. Một số đồ họa có các giới hạn hiện tại có thể giải quyết hoặc trình điều khiển đầu ra có thể thay đổi, do đó, điều này có thể giúp / làm tổn thương bạn nếu bạn không thực hiện đúng bản đồ cổng của mình. Dù sao thì bạn cũng nên kiểm tra lại danh sách cổng của mình trước khi lập trình vì các lỗi như tráo đổi chân có thể mất hàng giờ để giải quyết, tốt nhất là bạn nên vượt qua lỗi và biết chính xác phần sụn dự định sẽ làm gì. (trừ khi bạn thích cảm giác hồi hộp khi tìm lỗi)

Bản thân HDL thường không cho phép bạn kết nối hai đầu ra với cùng một dây và sẽ ngừng tổng hợp và khiến bạn sửa lỗi nếu bạn có mã thực hiện điều đó.

Một nơi có thể gây ra vấn đề là các cổng hai chiều, nhưng bạn nên có các điện trở giới hạn hiện tại trên các cổng đó.

Như với vi điều khiển, bạn luôn có thể vượt quá tổng dòng tối đa trên mỗi ngân hàng IO bằng cách rút một dòng tối đa (hoặc nhiều hơn) từ mỗi pin. Trừ khi FPGA có bảo vệ tích hợp chống lại tình huống như vậy, điều này có thể dẫn đến thiệt hại.

Một khả năng khác là tạo ra một vòng lặp tổ hợp theo định kỳ siêu ổn định hoặc dao động ở tần số cao hơn nhiều so với kết cấu đồ họa được thiết kế để xử lý (vài GHz). Điều đó sẽ gây ra sự quá nhiệt cục bộ có thể gây ra thiệt hại vật lý trước khi bảo vệ nhiệt trên chip hoạt động. Đó là, giả sử có một sự bảo vệ như vậy: nếu nhiệt độ quá cao không dẫn đến tắt máy, bạn có thể chỉ cần đưa ra một mạch rất ngốn điện và để cho nó chạy với làm mát không đủ.

Cấu hình lại động cũng có thể làm việc xung quanh các biện pháp bảo vệ chống lại cấu hình không hợp lệ của các nguyên hàm bên trong có thể được thi hành bởi các công cụ phát triển trong trường hợp cấu hình tĩnh. Ví dụ: bạn có thể định cấu hình PLL theo cách vượt quá tần số bên trong tối đa của nó hoặc cung cấp cùng một dòng kết nối bằng hai nguồn hoặc buộc một pin từ ngân hàng IO điện áp cao sử dụng bộ thu phát điện áp thấp như LVDS .