CPU CPU, làm thế nào để tìm tốc độ tối đa?

Tôi chỉ đang đi vào các GPU và nếu tôi hiểu chính xác, bạn đang kết nối các cổng logic với nhau bằng mã. Vì vậy, nếu tôi thiết kế CPU trong Verilog, nó sẽ kết nối một số cổng logic với nhau và hoạt động, nhưng làm cách nào để biết CPU DIY của tôi có thể chạy nhanh như thế nào? Nó phụ thuộc vào cái gì?

Tốc độ của một thiết kế bị giới hạn bởi một số điều. Cái lớn nhất rất có thể là độ trễ lan truyền thông qua logic tổ hợp trong thiết kế của bạn, được gọi là đường dẫn quan trọng . Nếu bạn sử dụng một đồ họa nhanh và viết HDL rất cẩn thận, có lẽ bạn có thể đạt 700 MHz trên một cái gì đó như Virtex Ultrascale +. Trên một đồ họa cấp thấp hơn, ví dụ như Spartan 6, một con số hợp lý có lẽ giống với 250 MHz. Điều này đòi hỏi phải có đường ống ở mọi nơi để bạn có lượng logic tổ hợp tối thiểu tuyệt đối giữa các thành phần trạng thái (mức tối thiểu hóa logic), lượng quạt thấp (giảm thiểu tải trên các phần tử logic) và không có tổ chuột bị tắc nghẽn (đường dẫn định tuyến hiệu quả).

Logic cấu trúc của các GPU khác nhau sẽ có các tham số thời gian khác nhau. Nhanh hơn, các GPU đắt tiền hơn sẽ có độ trễ nhỏ hơn và kết quả là có thể đạt được tần số xung nhịp cao hơn với cùng một thiết kế hoặc chạy một thiết kế hoặc thiết kế phức tạp hơn với ít đường ống hơn ở cùng tần số. Hiệu suất trong một quy trình cụ thể có thể tương tự nhau - ví dụ, Kintex Ultrascale và Virtex Ultrascale được thực hiện trên cùng một quy trình và có độ trễ của ô và định tuyến tương tự. Không thể nói thiết kế đã cho sẽ nhanh đến mức nào nếu không chạy nó qua chuỗi công cụ và xem xét các báo cáo thời gian từ phân tích thời gian tĩnh.

Khi thực hiện chạy toolchain để xác định tốc độ xung nhịp tối đa, hãy nhớ rằng các công cụ này được điều khiển theo thời gian: chúng sẽ cố gắng đáp ứng các ràng buộc về thời gian đã chỉ định. Nếu không có ràng buộc thời gian được chỉ định, kết quả có thể rất kém vì các công cụ sẽ không cố gắng tối ưu hóa thiết kế cho tốc độ. Nói chung, các công cụ sẽ phải được chạy nhiều lần với các ràng buộc về thời gian đồng hồ khác nhau để tìm tần số xung nhịp tối đa có thể đạt được.

Nếu bạn có thể tối ưu hóa thiết kế của mình để đường dẫn quan trọng không bị giới hạn, thì bạn sẽ gặp phải những hạn chế trong việc tạo và phân phối đồng hồ (PLL, DCM, bộ đệm đồng hồ và lưới đồng hồ toàn cầu). Những giới hạn này có thể được tìm thấy trong các bảng dữ liệu một phần, nhưng việc đến gần chúng với một thiết kế không tầm thường là khó khăn. Tôi đã chạy mọi thứ trên Virtex Ultrascale ở 500 MHz, nhưng đây chỉ là một số bộ đếm để cung cấp tín hiệu kích hoạt cho các thành phần khác.

Bạn tổng hợp thiết kế của mình trong công nghệ đích (một loại đồ họa cụ thể) và để các công cụ phân tích thời gian tĩnh cho bạn biết thời gian xung nhịp tối thiểu là bao nhiêu.

Hoặc, bạn thêm các ràng buộc cho thiết kế ở vị trí đầu tiên, và sau đó các công cụ sẽ cho bạn biết liệu chúng có được đáp ứng hay không.

Tốc độ mà CPU của bạn sẽ chạy sẽ dựa trên độ trễ flop-to-flop dài nhất trong thiết kế tổng hợp của bạn. Độ trễ flop-to-flop sẽ bao gồm clock-to-Q, định tuyến, logic / LUT và thời gian thiết lập flop. Chúng được thêm vào cùng nhau tạo thành đường dẫn quan trọng về thời gian của bạn, mà bạn có thể kiểm tra trong đầu ra báo cáo thời gian bằng công cụ địa điểm và tuyến đường.

Có toàn bộ các quy tắc thiết kế dành cho việc tạo ra các kiến ​​trúc nhằm giảm thiểu độ trễ này để tận dụng tối đa quy trình nhất định - đường ống, thực hiện song song, thực hiện đầu cơ, v.v. Đó là một nhiệm vụ hấp dẫn, liên quan đến việc vắt kiệt hiệu năng cuối cùng của một GPU (hoặc cho vấn đề đó, ASIC.)

Điều đó nói rằng, các nhà cung cấp đồ họa sẽ cung cấp các loại tốc độ khác nhau cho các bộ phận của họ, tương ứng với tốc độ MHz tối đa. Ví dụ, -2 Xilinx Artix là một phần '250 MHz' đại khái mặc dù nó có khả năng tốc độ xung nhịp cao hơn cho các thiết kế có đường ống cao.

Khi bạn tương tác với công cụ tổng hợp và vị trí định tuyến của FPGA, bạn sẽ cần đưa ra các ràng buộc cho thiết kế của mình. Chúng cho biết công cụ lưu chuyển độ trễ flop-to-flop mục tiêu mà bạn đang cố gắng đạt được. Trong Quartus (Altera) và Vivado (Xilinx), các ràng buộc này sử dụng một cú pháp gọi là SDC, viết tắt của Synopsys Design Ràng buộc. SDC ban đầu đến từ thế giới ASIC và cũng đã được ngành công nghiệp FPGA chấp nhận. Tìm hiểu SDC - nó sẽ giúp bạn có được kết quả như mong muốn.

Altera và Xilinx có các cộng đồng trực tuyến để được trợ giúp về cách sử dụng cú pháp SDC và nhiều chủ đề khác.

Tất cả đã nói, nếu bạn quan tâm đến tốc độ, bạn nên xem xét một GPU có macro cứng CPU, chẳng hạn như Zynq.

CPU sẽ không chạy nhanh hơn đồng hồ toàn cầu, do đó sẽ đặt giới hạn trên về tốc độ nó có thể chạy. Thông thường thông tin về tốc độ xung nhịp tối đa được liệt kê trong bảng dữ liệu FGPA.