Giới hạn đầu vào VDD + 0,3V đến từ đâu trên chip IC?

Có nhiều loại mạch tích hợp xác định rằng điện áp đầu vào của chúng có thể trải rộng trong phạm vi khá rộng (tối đa tuyệt đối), ví dụ: -0.3V đến 6.0V ( ref , pdf trang 4), sau đó có "Điện áp đầu vào ở bất kỳ chân nào" ràng buộc phụ thuộc vào điện áp đầu vào, ví dụ: -0.3V đến VDD + 0.3V.

Điều đó, về hiệu quả, làm cho chip không chịu được I / O với điện áp vượt quá điện áp đầu vào hơn 0,3V nhưng nằm trong thông số kỹ thuật tối đa tuyệt đối của điện áp đầu vào cho phép và buộc tôi phải áp dụng một số mức bên ngoài mạch dịch chuyển đến những đầu vào.

Vì vậy, lý do thực tế cho loại hạn chế này trong các thông số kỹ thuật cho các chân I / O mạch tích hợp là gì?

Nhiều khả năng có một diode bảo vệ ESD được kết nối giữa pin đầu vào và mạng VDD trên chip, theo cách mà nó thường bị phân cực ngược (Một sơ đồ hiển thị cấu hình được đưa ra trong câu trả lời của Peter Smith). Ý tưởng là khi có một sự kiện ESD tích cực, dòng điện sẽ chảy vào mạng VDD có trở kháng thấp hơn, nơi nó sẽ gây ra ít thiệt hại hơn nếu tất cả được đổ vào một cổng CMOS kém được gắn vào chân đầu vào.

Vì giới hạn là VDD + 0,3 V nên có khả năng trong thiết bị của bạn, diode là loại Schottky thay vì đường giao nhau PN. Với đường giao nhau PN, bạn thường sẽ thấy giới hạn VDD + 0,6 V hoặc hơn.

Nếu bạn áp dụng điện áp đầu vào trên VDD (hơn 0,3 hoặc 0,4 V) cho thiết bị này, bạn sẽ chuyển tiếp phân cực diode này và rút ra một dòng điện cao từ nguồn của bạn. Điều này có thể làm hỏng nguồn của bạn hoặc, nếu nguồn có thể cung cấp đủ dòng điện, làm nóng chip đến điểm bị hỏng.

Nếu bạn sử dụng điện trở để giới hạn dòng điện vào chân đầu vào trong các điều kiện này, bạn có thể thấy mạch hoạt động tốt. Hoặc, đặc biệt nếu chip có công suất rất thấp, bạn có thể thấy toàn bộ chip (và có thể những thứ khác được kết nối với cùng VDD) được cấp nguồn thông qua chân đầu vào, điều này thường dẫn đến hành vi ngoài ý muốn.

Điều này là do các điốt bảo vệ đầu vào.

Một đầu vào điển hình trông như thế này (biến tần CMOS được hiển thị):

^{mô phỏng mạch này - Sơ đồ được tạo bằng CircuitLab}

Các điốt trong các phần mới hơn là các thiết bị schottky. Các điốt này dành cho các sự kiện thoáng qua, năng lượng thấp và không thể xử lý nhiều dòng điện (nói chung là một vài mA).

Sự sụt giảm 0,3V đến từ các điốt kẹp Schottky được sử dụng để bảo vệ các chân của chip. Các điốt này thường kết nối giữa mỗi pin và hai đường ray điện. Nếu chúng bị lệch về phía trước hơn 0,3V, dòng điện lớn tùy ý có thể chảy.

Các điốt được thiết kế để hấp thụ dòng điện thoáng qua được tạo ra bởi ESD, đại diện cho lượng năng lượng hạn chế mà chúng có thể xử lý, bảo vệ các cổng MOSFET nhạy cảm khỏi quá điện áp. Nhưng nếu bạn lái chúng với nguồn có trở kháng thấp, bạn sẽ nhanh chóng đổ nhiều năng lượng vào chúng hơn mức chúng có thể xử lý.

Trên thực tế, các điốt kẹp Schottky và VDD + 0,3V đều có mặt cho cùng một nguyên nhân gốc và đó là SCR Latch-up . Thiết kế của tất cả các IC CMOS thực sự tạo ra một cặp bóng bán dẫn BJT về bản chất. Nó chỉ đơn giản là kết quả từ các chất nền silicon loại p và n được đặt ra. Bức ảnh này từ vũ trụ VLSI cho thấy nó rất tốt:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Bạn nhận được hai bóng bán dẫn BJT nội tại, Q2 và NPN và Q1, một PNP. Lưu ý, họ chia sẻ một giếng N và một giếng P, nhưng sự sắp xếp đặc biệt này tạo thành một thứ gọi là Bộ chỉnh lưu điều khiển bằng silicon ( SCR ). Điều này không được mong muốn trong bất kỳ cách nào, nhưng một tác dụng phụ đáng tiếc của sự huyên náo này. Nó không phải là một vấn đề nếu các quy tắc nhất định được tuân theo.

Một SCR thông thường có ba thiết bị đầu cuối, Anode, Cathode và Gate. Nhìn chung, nó thiên về phía trước đối với một số thiết bị phải được điều khiển bằng điện áp dương tại Anode đối với Cathode, tuy nhiên, SCR sẽ chặn bất kỳ dòng điện nào trừ khi Cổng được kích hoạt. Để kích hoạt Cổng, nó phải vượt qua một ngưỡng, trong thiết kế này, sẽ là điện áp Anode. Một chốt được kích hoạt, nó sẽ ở lại ngay cả khi Cổng rơi. Nó sẽ duy trì cho đến khi điện áp Anode giảm xuống gần mức không. Đối với IC CMOS, Cathode gần giống với chip GND, Anode là đường ray VDD và Gates là các Ghim I / O. Đây là điểm mấu chốt, nếu bất kỳ chân I / O nào tăng cao hơn VDD, nó sẽ kích hoạt chốt và tạo ra một khoảng ngắn giữa VDD và GND gây ra một dòng điện rất lớn và dòng điện đó sẽ giữ cho chốt tiếp tục đốt cháy IC.

Để giúp bảo vệ chống lại điều này đối với các xung nhỏ thoáng qua, điốt Shottky được thêm vào các đường I / O để kẹp đầu vào GND - 0,3V và VDD + 0,3V trong vùng an toàn. Các điốt này chỉ có thể mất một lượng nhỏ hiện tại và kẹp bên ngoài vẫn có thể được yêu cầu cho thiết kế chắc chắn hơn.

Để biết thêm thông tin, EEVblog đã thực hiện một hướng dẫn tuyệt vời về điều này: EEVblog # 16 - Hướng dẫn Latchup CMOS SCR