Nhìn vào bảng thiết kế tham chiếu từ Xilinx, chúng tôi nhận thấy vị trí của điện trở kết thúc cho một dòng đồng hồ vi sai (~ 300 MHz):

Điện trở được đặt không ở vị trí gần nhất có thể, nằm ngay dưới vias nhận đồng hồ (dường như có rất nhiều không gian), thay vào đó, nó được đặt "ở xa", bên trái của vias. Chúng tôi đang tự hỏi nếu có một lý do tốt để đặt một điện trở kết thúc khác biệt theo cách đó. Có ý kiến ​​gì không?

Các điện trở kết thúc ngồi ở một trong hai vị trí: Càng gần trình điều khiển càng tốt (đối với chấm dứt nguồn), hoặc càng gần cuối dấu vết càng tốt (đối với loại chấm dứt mà bạn có).

Lưu ý rằng tôi đã nói "càng gần cuối dấu vết càng tốt" và không "càng gần người nhận càng tốt"? Có một sự khác biệt!

Hầu hết mọi người nghĩ về chuỗi tín hiệu cho việc chấm dứt kết thúc như thế này: Trình điều khiển -> Dấu vết dài -> Chấm dứt -> Người nhận. Nhưng điều đó là không chính xác. Việc kết thúc phải ở cuối tín hiệu. Như thế này: Trình điều khiển -> Dấu vết dài -> Người nhận -> Chấm dứt.

Nếu bạn có nhiều người nhận, thì bạn nhận được điều này: Trình điều khiển -> dấu vết -> người nhận1 -> dấu vết -> người nhận2 -> chấm dứt.

Lý do cho điều này là việc chấm dứt ngăn tín hiệu phản xạ trở lại (các) máy thu và làm hỏng tín hiệu của chúng. Về lý thuyết, bạn có thể có một dấu vết siêu dài từ người nhận cuối cùng đến người kết thúc và điều đó sẽ hoạt động tốt!

Đó là lý do tại sao điện trở kết thúc của bạn không ở gần trình điều khiển-- bởi vì nó không phải như vậy. Các điện trở ở cuối dòng, đúng nơi nó nên được. Có nhiều lý do khác khiến điện trở được đặt ở rất xa, nhưng điều đó không quá quan trọng.

Đối với các squiggles nhỏ, đó là bởi vì trong một tín hiệu khác nhau, độ dài của hai dấu vết phải giống hệt nhau về chiều dài. Squiggles được thực hiện để điều chỉnh độ dài của một dấu vết để làm cho nó phù hợp với dấu vết khác.

Giống như embed.kyle nói, squiggle là một đầu mối, nhưng tôi không đồng ý về ý nghĩa. Hoàn toàn chắc chắn rằng họ cần thiết kế với trở kháng được điều khiển cho 300 MHz, squiggle hoặc bây giờ squiggle.

Điều mà squiggle nói với tôi là họ đang rất cẩn thận trong việc khớp chiều dài dấu vết giữa hai dòng trong cặp vi sai. Lý do để làm điều này là để giảm thiểu các phản xạ ở chế độ chung trên đường dây, điều này có thể hình dung gây ra sự cố emi. Tôi nghĩ rằng họ đã di chuyển điện trở kết thúc để nhường chỗ cho squiggle.

Tuy nhiên, với tần số (300 MHz) và kích thước của squiggle, tôi tin rằng họ đang thiết kế quá mức này. Một squiggle nhỏ đó dường như không có bất kỳ hiệu ứng có ý nghĩa ở tần số đó.

Điều đó nói rằng, họ không gây ra bất kỳ vấn đề với thiết kế này. Những gì họ đã làm chỉ là di chuyển chấm dứt xuống dòng qua phần nhận. Đây là một thiết kế hoàn toàn tốt, và tốt hơn so với những gì bạn thường thấy, đó là đặt chấm dứt trước và sau đó chạy sơ khai thêm vài mm để đến phần nhận. Trong trường hợp bạn hiển thị, phần nhận chỉ gây ra một shunt điện dung nhẹ tại điểm giữa trên đường thẳng.

Squiggle trong một dấu vết là một đầu mối. Vì họ đặt squiggle vào đó, các nhà thiết kế quan tâm đến việc kết hợp trở kháng của dấu vết.

Sau đây là từ Lưu ý về Ứng dụng Altera :

Chấm dứt cặp khác biệt

Các tiêu chuẩn I / O tín hiệu khác nhau yêu cầu một điện trở kết thúc giữa các tín hiệu tại thiết bị nhận (xem Hình 31). Đối với tiêu chuẩn LVDS và LVPECL, điện trở kết thúc phải phù hợp với trở kháng tải vi sai của bus (thường là 100).

Xilinx có tài liệu tương tự nhưng tôi thấy ghi chú Altera ngắn gọn hơn.

Vì vậy, lý do điện trở kết thúc không gần với nguồn nhất có thể là do trở kháng của dấu vết có vấn đề khi cố gắng tuân thủ các tiêu chuẩn Tín hiệu chênh lệch điện áp thấp (LVDS) hoặc Logic kết hợp cực phát điện áp thấp (LVPECL) .

Biên tập:

Có tính đến bình luận của bạn và các câu trả lời khác, ở trên không có ý nghĩa.

Như những người khác đã nói, đó là để phù hợp với độ dài theo dõi để giảm tác động của phản xạ chế độ chung có thể xảy ra khi sử dụng kết thúc điện trở đơn của tín hiệu vi sai.

Tiến sĩ Howard Johnson giải thích điều đó tốt hơn bao giờ hết:

Những điều khủng khiếp có thể xảy ra với những tạo tác ở chế độ chung này nếu độ trễ theo dõi của bạn bằng một phần tư của thời gian đồng hồ. Trong trường hợp đó, các tạo tác chế độ chung nhỏ xây dựng và chồng chất, chu kỳ sau chu kỳ, phóng đại các vấn đề phạm vi đầu vào tín hiệu chế độ chung của bạn tại máy thu và cũng phóng đại phát xạ.

Vì vậy, như David Kessner nói, họ đã mở rộng độ dài dấu vết vượt ra ngoài máy thu và trước điện trở kết thúc để điều chỉnh độ trễ theo dõi và giảm khả năng phản xạ ra khỏi tầm tay.

Về thuật ngữ, đây dường như là một ví dụ về chấm dứt "bay qua".

Từ http://www.interfacebus.com/Design_Termination.html#f :

Đặt chấm dứt ở đầu xa chỉ ở chân đầu vào hoạt động tốt trong nhiều tình huống. Đối với các chip lớn hơn, chẳng hạn như của FPGA, có thể là 1 inch vuông, một kỹ thuật gọi là chấm dứt Fly-By được sử dụng. Chấm dứt Fly-By đặt chấm dứt qua thiết bị đặt chấm dứt ở cuối dấu vết. Trong trường hợp này, chấm dứt Fly-By làm tăng chiều dài theo dõi thêm một inch, điện trở vẫn là một inch từ chân đầu vào, nhưng ở cuối dấu vết và không phải là một inch trước chân đầu vào.