Tất cả các vòng khóa pha kỹ thuật số

Tôi đang tìm cách thực hiện khóa pha trong một đồ họa mà không cần sử dụng bất kỳ thành phần bên ngoài nào (ngoài ADC). Để đơn giản khóa với một xung nhị phân đơn giản là đủ. Tần số của các tín hiệu là ~ 0,1-1% của đồng hồ. Tôi không thể sử dụng PLL của đồng hồ trên tàu vì chúng thường:

1. Không thể cấu hình (thiết lập trong quá trình tổng hợp).
2. Sự hốt hoảng.
3. Đừng hỗ trợ tần suất tôi cần.

Tôi đã phân loại tài liệu và tìm thấy một vài vòng khóa nhị phân. Đáng chú ý nhất là một thiết kế "đánh cắp xung" mà tôi có thể đăng một liên kết đến nếu muốn. Tôi đã thực hiện và tổng hợp với một số thành công, nhưng phạm vi jitter và khóa của nó không tốt như quảng cáo. Tôi cũng đã thành công khi sử dụng DVCO bên ngoài, nhưng tôi thích hơn nếu tôi có thể thực hiện mọi thứ trên chip.

Một thiết kế mạch kỹ thuật số hoặc thậm chí là một gợi ý đi đúng hướng sẽ hữu ích (tôi đã đập đầu vào điều này trong một thời gian), một triển khai đã được chứng minh là sẽ rất tuyệt vời nhưng không được mong đợi.

THÊM 10-27-2010

Thiết kế DPLL thực tế mà tôi đã sử dụng có "Bộ lọc đi bộ ngẫu nhiên" là bộ lọc vòng lặp (không phải là "đánh cắp xung" được mô tả trước đó, đi qua các ghi chú của tôi không hoạt động tốt), sau đó điều khiển xung đồng hồ đến DCO . Phạm vi khóa được đặt thông qua bộ chia trong DCO. Độ nhạy của vòng lặp được thiết lập bằng cách thay đổi độ dài của bước đi ngẫu nhiên.

Bài viết trong đó được tìm thấy được trích dẫn ở cuối bài này. Sau khi tự mình thực hiện các phần của nó, tôi thấy rằng nó thực sự đã được triển khai trên OpenCores, tuy nhiên, trong vài tháng qua, dự án đã bị xóa nhưng tôi đã lưu các tệp Verilog nếu có ai muốn chúng.

Yamamoto, H.; Mori, S.; "

doi: 10.1109 / TCOM.1978.1093972

URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895

Bạn có thể đăng thêm chi tiết về tần số đích, jitter và băng thông vòng lặp (thời gian giải quyết yêu cầu) không? Ngoài ra, loại dao động nào bạn muốn sử dụng (bên ngoài với một bộ xử lý tín hiệu, có / không phối màu?, Một bộ đếm / bộ tích lũy kỹ thuật số trên chip)?

Nếu bạn hài lòng với "bộ tạo dao động" kỹ thuật số (nghĩa là bộ tích lũy tràn) và jitter của nó thì phần còn lại của mạch có thể khá đơn giản:

• một bộ đếm (PFD) đếm số chu kỳ giữa tham chiếu và đầu ra PLL (được chia tùy ý),
• một bộ lọc kỹ thuật số - bất cứ điều gì sẽ giả sử nó tích hợp (bộ tích lũy) và nó có một đầu ra PFD bằng 0 (trừ (hoặc cộng?) để ổn định vòng lặp, tùy chọn một hoặc nhiều cực trên băng thông vòng lặp để giảm giá trị điều khiển "gợn" ở tần số tham chiếu (chỉ quan trọng nếu fref
• hầu hết các bit quan trọng của đầu ra bộ lọc kỹ thuật số (giá trị điều khiển DVCO) được đưa ra làm đầu vào cho bộ tích lũy tràn (DVCO).

Đối với băng thông vòng lặp, nếu không được thực thi bằng cách giải quyết thời gian, hãy quyết định nó dựa trên sự đóng góp tiếng ồn của tất cả các thành phần.

• Nếu jitter chủ yếu đến từ tham chiếu hoặc từ PFD - sử dụng băng thông nhỏ hơn,
• Nếu tiếng ồn phát ra từ bộ dao động - hãy tăng nó.

Trong trường hợp nếu tín hiệu tham chiếu được điều chế pha hoặc tần số - hãy sử dụng băng thông vòng thấp hơn tần số nhỏ nhất của tín hiệu điều chế tham chiếu.

Các kỹ thuật thủ thuật được sử dụng nếu tần số đầu ra gần hoặc bằng tần số xung nhịp và / hoặc nếu phạm vi khóa jitter thấp hoặc rất nhanh được yêu cầu. Có thể trong trường hợp của bạn, chúng không cần thiết, ngoài ra chúng có thể không phù hợp với việc triển khai FPGA.

Nếu bạn có thể chịu đựng được một chút jitter nhưng chủ yếu chỉ cần đồng hồ chính xác với đồng hồ khô để phục hồi dữ liệu, bạn có thể muốn thực hiện một cái gì đó như CAN PLL tiêu chuẩn (bắt đầu từ trang 67 của PDF đó). Điều này hoạt động dựa trên bộ đếm tràn cần được điều chỉnh chính xác trên danh nghĩa, nhưng đồng bộ hóa đến các cạnh trong luồng xung đến.