Dịch sang tiếng Anh dưới mức logic


8

Tôi có một chip chuyển đổi RF được điều khiển bằng tín hiệu logic với các mức 0 V và -3 V. Tôi muốn điều khiển điều này từ một CPLD tạo ra các mức CMOS +3.3 V thông thường.

Khu vực hội đồng là cao cấp trong thiết kế này bởi vì tôi đang cố gắng nêm nó vào một thiết kế hiện có.

Tiêu thụ điện năng của một vài mA hoặc thời gian chuyển đổi miễn là 100 chúng tôi sẽ không là vấn đề đối với mạch này. Đầu vào điều khiển của chip RF chỉ cung cấp tải khoảng 10 uA. Các mức logic có thể chấp nhận nằm trong khoảng +/- 0,5 V của các giá trị danh nghĩa. Tôi có thể đối phó với một giải pháp đảo ngược hoặc không đảo ngược. Tôi có sẵn nguồn cung cấp +3.3 và -3.3 V.

Tôi có một giải pháp "khá tốt" cho vấn đề dịch thuật cấp độ, nhưng tôi muốn biết liệu có giải pháp "tốt nhất" chuẩn cho vấn đề này không.

Biên tập

Để làm rõ các yêu cầu đầu ra, mức logic đầu ra cao cần nằm trong khoảng -0,4 đến +0,6 V. Mức logic đầu ra thấp cần nằm trong khoảng -3,5 đến -2,5 V.


Cú cắn đầu tiên rất nghịch ngợm: zener 3V3 từ Vout_CPLD đến Vin_RF. Điện trở từ Vin_RF đến -3V. Có thể là 2V7 zener hoặc 3V0. Chơi một chút.
Russell McMahon

Tôi đã cho bạn thấy của tôi, vậy giải pháp "khá tốt" của bạn là gì?
Olin Lathrop

@OlinLathrop, quá phức tạp so với bạn. Tôi sẽ hiển thị nó sau 24 giờ.
Photon

@OlinLathrop, đăng ngay.
Photon

Câu trả lời:


11

Điều này sẽ ổn vì bạn chỉ cần 100 phản hồi. Với trở kháng đầu ra 10 kΩ, tải 10 10A sẽ chỉ tạo ra 100 mV bù, nằm trong thông số kỹ thuật của bạn.

Lưu ý rằng điều này đảo ngược, vì vậy phân cực đầu ra CPLD cần phải được điều chỉnh cho phù hợp.

Thêm:

Tôi chỉ nhận thấy rằng có thể bạn chỉ muốn đầu ra 0 đến -3.3V, chứ không phải +3.3 đến -3.3 V. Trước tiên, bạn đề cập 0 đến -3.3, nhưng sau đó nói về ± 500 mV là chấp nhận được, vì vậy tôi hơi bối rối. Trong mọi trường hợp, đây là phiên bản đầu ra 0 đến -3.3 V. Cái này không đảo.


Xin lỗi điều đó không rõ ràng. Mức logic đầu ra cao thực sự cần phải là -0,4 đến +0,6 V. Mức logic đầu ra thấp cần phải là -3,5 đến -2,5 V.
Photon

@TheP: Mạch dưới cùng đáp ứng những thông số kỹ thuật độc đáo. Mức cao sẽ vào khoảng +300 mV và mức thấp không quá 100 mV so với nguồn cung âm.
Olin Lathrop

Nếu mức logic cao của bạn không thể lớn hơn 0,0V tối đa (vì vậy -0,4V đến 0,0V bằng ví dụ của anh ấy), bạn có thể tăng giá trị của điện trở bộ phát và nó có hoạt động không?
lặn biển

Tôi nghĩ nhiều hơn về điều này và nhận ra nhận xét trước đây của tôi là sai lầm. Sử dụng một cái gì đó tương tự như những gì Photon đăng dưới đây sẽ phù hợp hơn.
scuba

3

Được rồi, như đã hứa, đây là của tôi:

sơ đồ

mô phỏng mạch này - Sơ đồ được tạo bằng CircuitLab

Như tôi đã đề cập trong các bình luận, nó quá phức tạp, so với Olin. Ưu điểm duy nhất này là điện áp đầu ra không vượt quá mặt đất ở trạng thái cao, thậm chí không cần thiết cho mạch của tôi (nhưng có thể hữu ích trong trường hợp khác).

Điều làm cho nó hoạt động hoàn toàn, là sử dụng một cặp miễn phí với các điện trở phân cực tích hợp, như MUN5311DW1 . Điều này đặt R1, R2, R3, R6 và cả hai BJT vào một gói SC-70 (2 x 2 mm) duy nhất, có giá dưới 0,05 đô la âm lượng (vào tiếng ồn cho mục đích của tôi). Theo số phần NSBC114EPDP6T5G, chip có thể có trong SOT-963 1 x 1 mm.

Tôi nghĩ rằng mạch này thực sự phù hợp với một dấu chân nhỏ hơn một chút so với Olin, do sự bất mãn bên ngoài giảm. Trừ khi tôi có thể tìm thấy một BJT với điện trở bộ phát tích hợp.

Ý tưởng của Russell về việc chỉ sử dụng một zener và một điện trở có thể giành được giải thưởng dấu chân, nhưng thật không may, tôi không có thời gian để "chơi một chút" để tìm giá trị zener chính xác cho dự án cụ thể này.

Khi sử dụng trang web của chúng tôi, bạn xác nhận rằng bạn đã đọc và hiểu Chính sách cookieChính sách bảo mật của chúng tôi.
Licensed under cc by-sa 3.0 with attribution required.