Tính toán điện trở kéo xuống cho một cổng MOSFET cụ thể

Tôi đã tìm kiếm và đọc nhiều câu hỏi tương tự, nhưng không tìm thấy câu trả lời cụ thể nào về cách tính giá trị chính xác cho điện trở kéo xuống cho cổng nổi của MOSFET. Có vẻ như tất cả mọi người né tránh câu hỏi với "nên làm việc" 1K, 10K hoặc 100K.

Nếu tôi có IRF510 N-Channel và tôi sẽ chạy cổng từ 9V để chuyển đổi ở mức 24mA, tôi nên sử dụng giá trị nào cho điện trở kéo xuống của cổng và bạn đã tính giá trị đó như thế nào?$V_{DS}$

Dưới đây là một cách định lượng để xác định ranh giới của điện trở kết thúc cổng chấp nhận đối với các MOSFET điện. $R_g$

Đây sẽ là một cách tiếp cận lười biếng lười biếng lười biếng ( ). Vì thế: $L^3$

• Mô hình FET rất đơn giản, chỉ bao gồm , C gs và R g . $C_{\text{gd}}$$C_{\text{gs}}$$R_g$
• Tụ điện FET chỉ coi là tuyến tính.
• Cổng FET đã được kéo xuống nguồn thông qua .$R_g$
• buộc điện áp không phức tạp hơn một đường dốc tuyến tính sẽ được sử dụng. $V_{\text{ds}}$

Mục đích của cách tiếp cận ( ) là có được cái nhìn sâu sắc / hữu ích tối đa với nỗ lực tối thiểu, bằng cách sử dụng một mô hình đơn giản nhất có thể nhưng vẫn có ý nghĩa. $L^3$

Mô hình là một bộ chia điện dung đơn giản với điện trở kéo xuống. đã được giải quyết trong miền tần số, và sau đó nghịch đảo Laplace biến đổi cho miền thời gian. $V_{\text{gs}}$

Ba điều kiện hoạt động được phân tích bằng mô hình này:

1. $R_g$$\infty$
2. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$
3. $R_g$

$R_g$$\infty$

$R_g$$\infty$

$V_{\text{gs}}$$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

$V_{\text{gs}}$$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{gs}}$

$V_{\text{ds-max}}$
$C_{\text{gd}}$$C_{\text{rss}}$
$C_{\text{gs}}$$C_{\text{ciss}}$$C_{\text{gd}}$
$V_{\text{gth-min}}$

$V_{\text{gs}}$

$R_g$

$R_g$

$V_{\text{gs}}$$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$$V_{\text{ds}}$$R_g$$V_{\text{gs}}$

$V_{\text{ds}}$$R_g$

Tại sao thậm chí lãng phí thời gian nhìn vào điều này? Nếu đó là tất cả những gì chúng ta có thể lăn lộn, ngủ lại và hạnh phúc. Nhưng, có nhiều hơn thế, vì vậy hãy xem xét một chút về điều đó tiếp theo.

$R_g$

$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{gs}}$$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

$R_g$$V_{\text{gs}}$$R_g$

$R_g$$V_{\text{ds}}$$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{ds}}$

$R_g$

$R_g$

$C_{\text{gs}}$$C_{\text{gd}}$$V_{\text{ds}}$

Đối với mạch cộng hưởng LC loạt:

$\frac {Z_o} {R}$$Z_o$$\sqrt {\frac {L} {C}}$

$C_{\text{gs}}$$Z_o$$R_g$$Z_o$$R_g$$Z_o$

Một số điều cần lưu ý

• $R_g$
• $R_g$$R_g$ R g R g - $R_{g-\max }$$R_g$$R_{g-\min }$
• Tất cả các FET đều hiển thị hiệu ứng dV / dt, đặc biệt là các bộ phận công nghệ cũ.

Coi đây là kiến ​​thức tối thiểu cần thiết về điện trở mạch cổng trong MOSFET.

1 kΩ, 10 kΩ hoặc 100 kΩ nên hoạt động.

Hãy suy nghĩ về mục đích của một pulldown là gì và khi nào nó quan trọng. Trong quá trình hoạt động bình thường, cổng thường được điều khiển tích cực theo cả hai cách. Một điện trở kéo xuống không có gì hữu ích sau đó, và tốt nhất không cản trở.

Thông thường mục đích của một pulldown là để tắt FET trong khi khởi động trong khi mạch ổ đĩa cổng hoạt động có trở kháng cao. Điều này có thể xảy ra, ví dụ, nếu cổng được điều khiển trực tiếp từ chân vi điều khiển. Có thể là 10 giây trước khi đồng hồ của micro bắt đầu chạy và phải thực hiện các hướng dẫn đặt pin ở trạng thái đầu ra đã biết. Điều đó có thể là xấu nếu FET chỉ nên bật cho một vài Lọ một lúc để ngăn một số cuộn cảm bão hòa, chẳng hạn. Trong những trường hợp như vậy, không chỉ FET có thể thức dậy gây ra dòng điện quá mức, mà dòng điện quá mức đó thực sự có thể ngăn chặn nguồn cung cấp đi lên, về cơ bản là khóa mạch ở chế độ xà beng vô thời hạn.

Vậy các tiêu chí để quyết định giá trị của pulldown là gì? Ở một đầu, điện trở cần phải đủ thấp để cổng được xả kịp thời và có thể được giữ ở trạng thái thấp mặc dù có khớp nối từ các quá độ khởi động. Cổng của một FET có điện trở rất cao và chủ yếu trông có vẻ điện dung. Ngay cả một điện trở lớn cuối cùng cũng có thể xả điện dung cổng. Yếu tố hạn chế là thiết bị có thể tắt nhanh như thế nào và sau đó bật lại. Thông thường đây không phải là vấn đề. Giữ cổng thấp mặc dù các quá trình khởi động khó đánh giá hơn vì hầu như không thể biết những chuyển tiếp này có thể đến từ đâu và chúng sẽ kết hợp mạnh mẽ như thế nào với nút cổng. Đây là lý do tại sao bạn thấy một phạm vi như vậy. Không ai thực sự biết những gì cần thiết, vì vậy họ thử nghiệm và bắt chước, hoặc nhiều khả năng, chọn một số đẹp Ý tưởng khác nhau của mọi người tốt đẹp khác nhau.

Ở đầu bên kia, bạn không muốn ròng rọc rút ra dòng điện quan trọng mà nếu không thì sẽ nhanh chóng lái chiếc cổng lên cao. Nếu bạn đang sử dụng trình điều khiển FET có thể tạo nguồn 1 A trong khi chuyển đổi, thì 10 mA thêm từ 1 kΩ kéo xuống là không liên quan. Mặt khác, nếu cổng được điều khiển thẳng từ chân micro, thì thêm 5 mA của một pulldown 1 kΩ có thể là một bất tiện đáng kể. Trong trường hợp đó, 10 kΩ sẽ tốt hơn. Rất hiếm khi cần phải tăng cao hơn thế, nhưng trong một số mạch điện năng thấp, nơi FET được bật trong thời gian dài, bạn có thể muốn 100 kΩ.

Vì vậy, như tôi đã nói, 1 kΩ, 10 kΩ hoặc 100 kΩ nên hoạt động.