Điều gì có thể sai khi sản xuất ASIC từ một thiết kế verilog được xác minh bằng FPGA?

Với một thiết kế Verilog được xác nhận đầy đủ trên hệ thống tạo mẫu của FPGA và ai đó chưa bao giờ thực hiện ASIC trước đây, cơ hội nào mà một dịch vụ như CMP sẽ gửi chip hoàn toàn có thể sử dụng được trong lần thử đầu tiên? Theo như tôi có thể nói, họ cung cấp thư viện di động và các công cụ, và thực hiện DRC, vì vậy về mặt lý thuyết , có vẻ như chỉ cần lấy RTL và biên dịch thiết kế với các thư viện di động của họ sẽ tạo ra một con chip có thể sử dụng được.

Loại điều gì có thể sai khi chuyển thiết kế được xác thực bằng đồ họa lên một quy trình cơ bản như quy trình CMOS 0,35μm của CMP?

Nếu thiết kế hoạt động trên FPGA nhưng không phải trên chip, nó có thể gỡ lỗi mà không có các dịch vụ rất chuyên dụng như giải mã và vi mô không?

Rất nhiều ...

Một xác minh FPGA chỉ là một xác minh chức năng hoặc một cái gì đó mà bạn có thể sử dụng để mô phỏng chip cuối cùng trong hệ thống trước khi bạn nhận được Silicon cuối cùng.

Có những công ty cung cấp chuyển đổi từ FPGA sang Si và họ thực hiện nó thông qua các phương thức khác nhau. Hoặc là họ có cấu trúc ánh xạ 1: 1 sang cấu trúc FPGA (thực sự chỉ là thay đổi định tuyến và kim loại) Hoặc họ biết cách đóng thời gian với các ô std.

Liên kết đến trang web dành cho các tế bào Std, vì vậy trừ khi bạn biết những gì bạn đang làm hãy chuẩn bị để hiểu sai. Việc đóng thời gian, hồi quy và các ràng buộc được sử dụng trong tổng hợp FPGA là một tập hợp con của những gì bạn cần để đưa một tế bào Std ra khỏi cửa. Vì vậy, bạn có thể có RTL, chắc chắn sẽ thay đổi. P & R sẽ được điều khiển bởi các ràng buộc rất khác so với những gì một GPU sử dụng. Bạn sẽ phải rõ ràng và chi tiết hơn trong các đường dẫn quan trọng hơn so với trong một đồ họa.

Khả năng gỡ lỗi là một yếu tố cho dù bạn có quét chèn, giao diện JTAG và được hỗ trợ gỡ lỗi hay không. Nếu bạn nghĩ rằng bạn có thể dựa vào trạm thăm dò và các công cụ tiên tiến để thăm dò bên trong con chip bạn đã thua trò chơi. Tín hiệu MOST không khả dụng hoặc chỉ khả dụng khi chip bị vô hiệu hóa rất nhiều. Và một số tín hiệu thậm chí không có khả năng xảy ra vì điện dung của đầu dò quá lớn.

Bạn phải thiết kế trong thử nghiệm từ việc di chuyển. Dấu chấm. Vì vậy, RTL bây giờ không còn giống với RTL mà bạn đã bắt đầu.

Có vẻ như CMP lấy các tệp GDSII, vì vậy có vẻ như toàn bộ luồng phụ trợ của việc sản xuất RTL là tùy thuộc vào bạn.

Để có được một con chip hoạt động, bạn sẽ cần phải làm (đây không phải là một danh sách đầy đủ, nằm ngay trên đầu tôi):

• Thực hiện chính xác phân tích thời gian của mạch của bạn để tìm kiếm các vấn đề thiết lập và giữ
• Thực hiện một số xác minh cấp độ cổng trên thiết kế của bạn (kiểu mã hóa RTL kém có thể dẫn đến các vấn đề trong đó mô phỏng tách khỏi hoạt động ở cấp độ cổng thực tế, cần kiểm tra những thứ như lan truyền x)

Nếu thiết kế hoạt động trên FPGA nhưng không phải trên chip, nó có thể gỡ lỗi mà không có các dịch vụ rất chuyên dụng như giải mã và vi mô không?

Không thể gỡ lỗi nếu bạn thiết kế chip của mình thân thiện với gỡ lỗi. Nếu chip của bạn có một đầu vào và một đầu ra và đầu ra không thành công, thì bạn sẽ có một khoảng thời gian rất khó khăn. Thông thường các thiết kế chuyên nghiệp sẽ bao gồm những thứ như chế độ kiểm tra và chuỗi quét (nơi bạn có thể tuần tự hóa và quét mọi đăng ký trong thiết kế của mình thông qua giao diện jtag, cũng như nhập một luồng nối tiếp để khởi tạo các thanh ghi trong thiết kế của bạn sang trạng thái cụ thể). Mặc dù vậy, cần phải đầu tư nhiều thời gian để mã hóa chip một cách chính xác để gỡ lỗi tốt, vì vậy bạn có thể quyết định xem khoản đầu tư thời gian có đáng giá cho bạn hay không dựa trên độ phức tạp của chip.

Xem Thiết kế ASIC khác với tổng hợp HDL của FPGA như thế nào?

Quá trình bố trí và khởi tạo rất khác nhau giữa hai; bạn đang sử dụng một trong những dịch vụ "bản sao cứng" của ASIC, hay tổng hợp lại tất cả logic?

Bạn sẽ phải tự thực hiện tất cả việc đóng và sắp xếp thời gian, và mô phỏng lại danh sách mạng cấp cổng cuối cùng. Giả sử rằng nó hoạt động, bạn cũng sẽ cần kiểm tra mức tiêu thụ năng lượng của bạn, bao gồm cả dòng điện khởi động; bạn có thể nhận được một cái gì đó hoạt động nhưng đốt cháy dây liên kết đơn mà bạn đã sử dụng cho pin nguồn của mình, hoặc nếu không thì quá nóng và thất bại.

Nếu bạn có bất kỳ bộ phận tương tự nào trên chip của mình (bộ điều chỉnh, PLL đồng hồ), bạn sẽ cần xác nhận lại việc sử dụng chúng.

Như câu trả lời khác nói, bạn sẽ muốn một số cách sắp xếp DFT; ở mức tối thiểu bạn cần quét đủ để xác định lỗi sản xuất.

Chỉnh sửa: rất đáng để thuê một công ty "phụ trợ" để làm điều này cho bạn. Nó sẽ tiêu tốn của bạn £ 10- £ 50k nhưng tiết kiệm cho bạn ít nhất là rất nhiều trong việc sản xuất IC thất bại.