Làm thế nào để đặt tụ tách rời trong PCB bốn lớp?

Tôi đã tìm kiếm một tài liệu công nghệ về vị trí của các tụ tách rời và ý tưởng chính được thể hiện trong hình sau:

Tôi nghĩ rằng nó là hợp lý nhưng tôi có phải đặt tụ tách rời và MCU trong cùng một lớp không? nó không thuận tiện cho tôi để đặt các thiết bị khác. Vì vậy, tôi chọn đặt tụ tách rời ở lớp dưới cùng

PCB của tôi là một lớp bốn lớp (signal-power-gnd-signal) và khi tôi phân chia các lớp năng lượng và gnd, hai vias đóng vào các chân của MCU trong hình trên sẽ không được bao gồm trong mạng của lớp nguồn và lớp gnd. Liệu nó có hiệu suất tốt như trường hợp f trong hình một? Tôi có phải mất điện cảm của vias trong trường hợp này không?

Đây là một vấn đề phức tạp để phân tích và nhiều phần của nó chỉ quan trọng khi bạn gặp phải một vấn đề ở tần suất cụ thể trên một sản phẩm cụ thể mà không ai biết cách khắc phục.

Trong khi câu trả lời này là một điểm phụ, nó giải quyết một số giả định. Chúng ta đang nói về mũ bypass mà chỉ quan tâm là nhiễu tần số cao và công suất không lớn. Nhiễu tần số cao được xử lý tốt nhất bằng cách sử dụng mũ gốm nguyên khối (ESR ít phải quan tâm vì đây chỉ là trở kháng tối thiểu của bạn có thể đạt được). Thông lượng công suất lớn hơn cần mũ tantalum lớn hơn. Xem hiệu suất tần số ở đây:

Bạn có thể sử dụng SFR (tần số tự cộng hưởng) để lợi thế của bạn. Nếu bạn gặp vấn đề với việc đồng hồ 1GHz bị rò rỉ, bạn có thể bắt đầu bằng cách thêm một nắp bypass khác có khả năng tự cộng hưởng cao hơn một chút so với 1Ghz. 0402 10pF (từ kinh nghiệm, không phải từ biểu đồ) khá tự cộng hưởng khoảng 1Ghz.

Tuy nhiên đây chỉ là một phần của câu chuyện. Điều gì xảy ra ở tần số cao hơn? Các cuộn cảm được gắn đóng một vai trò và đó là nơi bố trí cũng đi vào giữa các lớp trong bảng. Ví dụ, một lớp năng lượng và lớp mặt đất trong bảng có nắp SMD có mô hình vòng lặp tự cảm được gắn sau đây - hiển thị bằng màu đỏ:

Trong một ví dụ về 2 mặt phẳng (công suất / gnd) trong FR4, bạn có thể thấy rằng ở tần số cao, ngay cả việc lắp tụ điện cũng có thể tạo ra sự khác biệt lớn. Các dấu vết màu đen là không có nắp. Màu xanh và đỏ hiển thị hai cấu trúc liên kết lắp khác nhau cho thấy độ tự cảm lắp khác nhau.

Việc chống cộng hưởng có thể gây ra nhiều vấn đề hơn ở tốc độ cao. Và bạn có thể nghĩ rằng bạn không quan tâm đến nhiễu 1GHz +, nhưng FCC có thể, và nếu bạn muốn làm sạch các tín hiệu 500Mhz kỹ thuật số của mình, thì bạn sẽ cần rất nhiều sóng hài cho sóng vuông đó. Ví dụ, đồng hồ 100Mhz để có thời gian tăng 0,5nS cần ít nhất một sóng hài 900Mhz.

Vậy những gì về bản thân gói? Bạn đã có trình điều khiển đầu ra, chân đầu vào, dây liên kết, chân nối đất, chân nguồn ... (fyi ecb = pcb)

Một mô hình đầy đủ sẽ trông giống như thế này (bao gồm các hiệu ứng ghép chéo). Mặt phẳng khoang là nơi chết sẽ được đại diện. (Bỏ qua phần có L + R tương đương cho gói Bypass Cap - bit đó cho một ic được liên kết với một số bỏ qua trên tàu không phải là trường hợp cho câu hỏi này).

Sử dụng đầu dò vi sóng, có thể ước tính được máy phân tích mạng tần số cao và hiệu chuẩn TDR đặc biệt, có thể ước tính tác động của gói cả về mặt phẳng công suất / mặt đất và khớp nối chéo.

Bây giờ trên đầu trang của tất cả những gì chúng tôi có câu hỏi của bạn về nơi để đặt nắp. Tôi tìm thấy một bài viết hay của Howard Johnson , người chỉ ra cách làm một mô hình của hệ thống và cách phân tích và đo lường nó. Đây là một bố cục ví dụ và cách xem xét từng phần và tối ưu hóa nó.

Thật không may, bài thuyết trình không đi qua trường hợp cụ thể của bạn về vias hoặc IC để giới hạn với vias. Bạn có thể chơi với mô hình và xem cái nào cung cấp nhiều đường vòng hơn nhưng hãy nhớ các hiệu ứng nắp và khớp nối nguồn với mặt phẳng. Đặt cược của tôi là nếu con chip là nguồn tiếng ồn của bạn giảm thiểu tất cả độ tự cảm giữa khuôn và nắp sẽ cung cấp kết quả tốt nhất giả sử vias cho nắp cũng gần và đối xứng như Trường hợp F.

EDIT: Tôi nhận ra rằng tôi nên tóm tắt tất cả thông tin này. Từ các cuộc thảo luận bạn có thể thấy rằng có nhiều khía cạnh của công việc tần suất cao đòi hỏi phải xem xét cẩn thận:

• loại tụ điện được chọn (kích thước gói, vật liệu và giá trị)
• điện dung và chống cộng hưởng của chính mặt phẳng Power-Ground
• các cuộn cảm lắp tụ điện (có các gói nắp cao tần đặc biệt SM như ICD / X2Y)
• thiết kế kỹ thuật số cần một lượng đáng ngạc nhiên của sóng hài tần số cao
• Loại bao bì IC
• cuối cùng là cách bố trí

$L_2=L_4=0$$L_1=L_3=minimum$

$L_2=L_4\ne0$$L_1=L_3=small$

Ngoài ra, mô hình này cho thấy lý do tại sao bố trí phải đối xứng nhất có thể để làm cho nắp vượt hiệu quả nhất để giảm cả độ nảy của mặt đất và cung cấp gai bằng cách giữ cả đường dẫn trên mặt đất và đường dẫn điện càng giống nhau càng tốt.

Mục tiêu của bạn trong việc đặt tụ điện là giảm trở kháng AC của đường ray cung cấp. Bạn muốn làm tất cả những điều này:

• giảm thiểu sức đề kháng
• giảm thiểu độ tự cảm
• tối đa hóa điện dung

Giả sử chiều dài dấu vết hợp lý ngắn và dày, điện trở sẽ không đáng kể so với độ tự cảm. Thêm nhiều điện dung là dễ dàng. Giảm thiểu độ tự cảm là phần khó.

Tính toán độ tự cảm chính xác là phức tạp, nhưng có một quy tắc đơn giản hơn: độ tự cảm tỷ lệ với diện tích được bao quanh bởi vòng lặp trong đó dòng điện chạy qua. Vì ở tần số cao, độ tự cảm (không phải điện trở) của đường ray công suất là trở kháng đáng kể hơn, mục tiêu của bạn là đảm bảo độ tự cảm qua nắp tách rời thấp hơn độ tự cảm thông qua mọi thứ khác. Lý tưởng nhất là với biên độ lớn, vì những gì bạn thực hiện là một bộ lọc làm giảm nhiễu tần số cao do IC tạo ra cho đường ray cung cấp điện.

^{mô phỏng mạch này - Sơ đồ được tạo bằng CircuitLab}

Nếu bạn đặt C1 ở phía dưới, thì bạn đang thêm độ tự cảm tại L3 bằng cách yêu cầu dòng nhiễu đi qua vias. Nó tệ hơn việc có nó trên đỉnh, nhưng nó có đủ tốt không? Nó sẽ phụ thuộc vào ứng dụng của bạn và mức độ tiếng ồn bạn có thể chịu đựng.

Nếu bạn sắp có bốn vias như trong bố trí đề xuất của bạn, sẽ tốt hơn nếu có tất cả bốn kết nối với các mặt phẳng sức mạnh. Ngoài ra, hãy đặt chúng càng gần các miếng đệm càng tốt, như vậy bạn thậm chí không cần dấu vết để kết nối chúng. Điều này sẽ giảm thiểu độ tự cảm tổng thể. Bạn không cần phải lo lắng về việc làm cho các dòng nhiễu đi qua "tụ điện". Độ tự cảm của đường ray cung cấp (L2) sẽ buộc dòng điện tần số cao thực hiện điều đó, vì đường ray lớn hơn nhiều và có diện tích vòng lặp nhiều hơn. Thay vào đó, hãy tập trung vào việc giảm thiểu độ tự cảm cho tụ điện của bạn (L1, L3).

Ngoài ra, hãy nhớ rằng mặc dù tăng L2 sẽ cải thiện bộ lọc, nếu bạn làm điều đó bằng cách di chuyển vias kết nối tụ điện với các mặt phẳng công suất ở xa (như trong ví dụ F của bạn), thì bạn đang thực hiện bằng cách đưa ăng ten vòng vào bố cục của bạn. Điều này sẽ cung cấp cho bạn hiệu suất EMI tồi tệ hơn và độ nảy mặt đất tồi tệ hơn. Nếu bạn phải thêm trở kháng ở đây, sử dụng điện trở hoặc cuộn cảm có độ rò rỉ thấp. Tuy nhiên, hiếm khi tôi nghĩ rằng điều này là cần thiết: kiểm tra một số bố cục tốc độ rất cao như bo mạch chủ PC xung quanh CPU và bạn sẽ không tìm thấy bất kỳ L2 hay R2 nào ngoài những gì không thể tránh khỏi và nội tại đối với bố cục. Nếu bạn định thêm một thành phần khác, tại sao không thêm một tụ điện tách rời khác, nó sẽ tăng gấp đôi điện dung và giảm một nửa các điện cảm không mong muốn?

Các điện tích chảy qua nhiều con đường.

Tôi cố gắng hình dung đường đi của các electron mỗi khi con chip kéo một xung năng lượng thông qua một cặp chân nguồn - một dương, GND khác. Đối với mỗi tụ điện trên toàn bộ bo mạch, các electron di chuyển trong một đường dẫn kín (một mạch) từ tụ điện đó qua một đường dẫn đến một chân nguồn và đưa ra các chân nguồn khác trở lại cùng một tụ điện.

Tổng diện tích vòng lặp của đường dẫn kín đó tỷ lệ thuận với độ tự cảm của nó.

Các đường dẫn có ít trở kháng sẽ tự động mang nhiều điện tích hơn. Miễn là bạn cung cấp ít nhất một đường dẫn có trở kháng thấp, các khoản phí sẽ tự động tận dụng lợi thế của nó.

Nếu đường dẫn đó bao gồm một số dây dẫn rộng như mặt phẳng mặt đất, có nhiều đường dẫn có thể đi qua mặt phẳng đó. Khi bắt đầu xung, các điện tích sẽ tự động tận dụng bất kỳ đường đi cụ thể nào qua dây dẫn đó sẽ giảm thiểu diện tích vòng lặp và độ tự cảm tối thiểu - đây là một điều tốt.

Tôi có một PCB trong đó các tụ điện cho ADC ở phía đối diện của bảng từ ADC. Tôi đo được tiếng ồn ít hơn đáng kể sau khi tôi tháo các tụ điện đó và loại bỏ các tụ điện bổ sung vào các chân nguồn của ADC ở cùng một phía của bảng. Hiểu biết của tôi là sự cải thiện hoàn toàn là do loại bỏ điện cảm.

hai vias đóng vào các chân của MCU trong hình trên sẽ không được bao gồm trong mạng điện và lớp gnd.

Dường như có 4 trường hợp.

1. Các tụ điện nằm trên các chân nguồn IC trên cùng một phía của bảng. Vòng lặp đi từ tụ điện, trong một chân nguồn, ra khỏi chân nguồn khác, trở lại tụ điện. Đối với hầu hết các chip, điều này cho diện tích vòng lặp ít nhất, giảm thiểu độ tự cảm.
2. Tụ điện nằm ở phía đối diện của bảng và 4 vias giữa nó và chip được kết nối với các mặt phẳng nguồn và GND. Vòng lặp đi từ tụ điện, qua 2 vias song song, trong một chân nguồn, ra khỏi chân nguồn khác, qua 2 vias khác song song, trở lại tụ điện.
3. Các tụ điện nằm ở phía đối diện của bảng, và 2 vias giữa nó và chip được kết nối với các mặt phẳng nguồn và GND. Vòng lặp đi từ tụ điện, qua một qua, trong một chân nguồn, ra khỏi chân nguồn khác, qua chân kia qua, trở lại tụ điện.
4. Các tụ điện nằm ở phía đối diện của bảng, và 2 vias giữa nó và chip được cách ly cẩn thận với các mặt phẳng nguồn và GND. 2 vias khác kết nối tụ điện với các mặt phẳng nguồn và GND. Cô lập vias để chúng không kết nối với nguồn hoặc các mặt phẳng GND chỉ có thể làm tăng tổng trở kháng ròng, làm cho độ nảy mặt đất trở nên tồi tệ hơn - tôi không thể thấy bất kỳ lý do nào để làm điều này.

(2) và (4) có các vias được sắp xếp ở cùng một vị trí, chiếm chính xác cùng một không gian.

Một số thiết bị kỹ thuật số tốc độ cao và một số thiết bị tương tự có độ chính xác cao yêu cầu bạn sử dụng (1) - các tùy chọn khác hoàn toàn không hoạt động. Các thiết bị như vậy thường sẽ đề cập cụ thể điều này trong bảng dữ liệu.

Một số thiết bị sẽ hoạt động đầy đủ với các tùy chọn (2) hoặc (3). Chúng có độ nảy thấp hơn và EMI / RFI / EMC tồi tệ hơn, nhưng nếu kết quả vẫn thấp hơn giới hạn của FCC và hoạt động đầy đủ, có thể đáng để làm cho việc định tuyến đơn giản hơn.

CHỈNH SỬA:

Stevan Dobrasevic. "Hướng dẫn bán dẫn AN2127 / D: Hướng dẫn EMC cho các hệ thống động cơ ô tô dựa trên MPC500" trong "Hình 2 Ứng dụng vị trí hai thành phần MPC55x" đề xuất trường hợp 2: tụ điện ở phía đối diện của bo mạch từ bộ xử lý, với bộ xử lý và bộ xử lý mỗi tụ điện được kết nối trực tiếp với các mặt phẳng dương và GND với nhiều vias.

Decoupling là một trong những chủ đề ít được hiểu nhất trong kỹ thuật.

"Tránh tiếng ồn trong PCB" có một số mẹo để tránh tiếng ồn trên PCB. Cụ thể, "phân vùng và bố trí pcb tín hiệu hỗn hợp" của Henry W. Ott cho thấy chính xác vị trí của "dòng nhiễu", giải thích tại sao cách ly cẩn thận đôi khi làm cho mọi thứ tốt hơn một chút và cách khắc phục vấn đề thực tế (và kết nối tất cả các căn cứ cùng nhau để tạo ra một mặt phẳng vững chắc) là tốt nhất. Cẩn thận cách ly một thông qua (hoặc bất kỳ phần nào khác của mặt phẳng GND) khỏi mặt phẳng GND là phản tác dụng.

(A) đường dẫn đó là đường dẫn có độ tự cảm tối thiểu và không thành vấn đề nếu bạn cẩn thận cách ly thông qua GND hay không - hầu hết chúng đều đi theo cùng một đường dẫn cho dù có kết nối với GND hay không. Hoặc (b) có một số đường dẫn khác có diện tích vòng lặp nhỏ hơn, do đó độ tự cảm ít hơn, trong trường hợp đó cách ly cẩn thận thông qua GND sẽ làm cho độ tự cảm đó trở nên tồi tệ hơn (lớn hơn) và làm cho EMC / EMI / RFI trở nên tồi tệ hơn.

Đặt một tụ điện tách rời, một vài điều:

1. Nó phải ở gần vật lý nhất có thể là chân nguồn của IC.
2. Các dấu vết kết nối decap vớiPWR và GND vias phải dày và càng ngắn càng tốt.
3. Tiếp theo là liệu nên được đặt ở TOP hoặc BOTTOM? Câu trả lời là decap phải được đặt gần mặt phẳng nguồn, để nó có thể dễ dàng chạm vào nguồn có thể cung cấp cho IC. Ví dụ: nếu Lớp 2 từ TOP là mặt phẳng nguồn đặt IC trên lớp TOP, nếu Lớp 3 là mặt phẳng nguồn từ TOP, đặt IC ở lớp dưới cùng. Điểm này chỉ hợp lệ đối với xếp chồng PCB không đối xứng, vì diện tích vòng lặp vẫn giữ nguyên cho ngăn xếp đối xứng.
4. Do các phân rã cũng đóng vai trò là bể chứa điện tích, nên các tụ điện có giá trị ESR (điện trở sê-ri hiệu quả) ít hơn như Tantalum SMD, cho hiệu suất tốt hơn so với thông qua các lỗ.