Tại sao đặt một điện trở nối tiếp với đường tín hiệu?

Nhiều lần trong các mạch tôi thấy một điện trở được đặt nối tiếp trong một đường tín hiệu và đôi khi thậm chí là nối tiếp với đường VDD của MCU. Là ý định này để làm giảm tiếng ồn trong dòng? Làm thế nào khác với việc sử dụng một nắp nhỏ, như .1 LỚN để làm điều tương tự?

Hai lý do phổ biến là tính toàn vẹn tín hiệu và giới hạn hiện tại trong chuyển đổi mức độ lười biếng.

Đối với tính toàn vẹn tín hiệu, bất kỳ sự không phù hợp nào trong trở kháng của đường truyền được hình thành bởi dấu vết pcb và các thành phần kèm theo có thể gây ra sự phản xạ của quá trình chuyển đổi tín hiệu. Nếu chúng được phép bật qua lại dọc theo dấu vết phản xạ sự không phù hợp ở cuối trong nhiều chu kỳ cho đến khi chúng chết, tín hiệu "đổ chuông" và có thể bị hiểu sai bởi cấp độ hoặc dưới dạng chuyển tiếp cạnh bổ sung. Thông thường, chân đầu ra có trở kháng thấp hơn dấu vết và chân đầu vào có trở kháng cao hơn. Nếu bạn đặt một điện trở nối tiếp có giá trị khớp với trở kháng đường truyền trên chân đầu ra, điều này sẽ ngay lập tức tạo thành một bộ chia điện áp và điện áp của mặt sóng truyền xuống dòng sẽ bằng một nửa điện áp đầu ra. Ở đầu nhận, trở kháng cao hơn của đầu vào về cơ bản trông giống như một mạch mở, sẽ tạo ra sự phản xạ cùng pha nhân đôi điện áp tức thời trở lại ban đầu. Nhưng nếu sự phản xạ này được cho phép quay trở lại đầu ra trở kháng thấp của trình điều khiển, nó sẽ phản xạ lệch pha và can thiệp một cách xây dựng, trừ đi một lần nữa và tạo ra tiếng chuông. Thay vào đó, nó được hấp thụ bởi điện trở nối tiếp tại trình điều khiển được chọn để phù hợp với trở kháng đường truyền. Việc chấm dứt nguồn như vậy hoạt động khá tốt trong các kết nối điểm-điểm, nhưng không tốt trong các kết nối đa điểm. Thay vào đó, nó được hấp thụ bởi điện trở nối tiếp tại trình điều khiển được chọn để phù hợp với trở kháng đường truyền. Việc chấm dứt nguồn như vậy hoạt động khá tốt trong các kết nối điểm-điểm, nhưng không tốt trong các kết nối đa điểm. Thay vào đó, nó được hấp thụ bởi điện trở nối tiếp tại trình điều khiển được chọn để phù hợp với trở kháng đường truyền. Việc chấm dứt nguồn như vậy hoạt động khá tốt trong các kết nối điểm-điểm, nhưng không tốt trong các kết nối đa điểm.

Hạn chế hiện tại trong dịch thuật cấp độ lười biếng là một lý do phổ biến khác. Các công nghệ IC CMOS của các thế hệ khác nhau có điện áp hoạt động tối ưu khác nhau và có thể có giới hạn thiệt hại được đặt theo kích thước vật lý nhỏ của bóng bán dẫn. Ngoài ra, họ thực sự không thể chịu đựng được đầu vào ở điện áp cao hơn nguồn cung cấp của họ. Vì vậy, hầu hết các chip được chế tạo với các điốt nhỏ từ đầu vào đến nguồn cung cấp để bảo vệ chống quá áp. Nếu lái một phần 3,3v từ một 5v (hoặc nhiều khả năng là ngày nay, lái một phần 1,2 hoặc 1,8 v từ nguồn 3,3v), bạn chỉ nên dựa vào các điốt đó để kẹp điện áp tín hiệu đến phạm vi an toàn. Tuy nhiên, chúng thường không thể xử lý tất cả dòng điện có khả năng có nguồn gốc từ đầu ra điện áp cao hơn, do đó, một điện trở nối tiếp được sử dụng để hạn chế dòng điện qua diode.

Vâng, tín hiệu toàn vẹn là lý do. Sử dụng nắp sẽ làm chậm cạnh xuống rất nhiều và không sạch sẽ. Cuốn sách tiêu chuẩn về chủ đề này là Thiết kế kỹ thuật số tốc độ cao: Cẩm nang ma thuật đen . Theo nguyên tắc thông thường, 22,1 ohms thường được sử dụng làm điểm bắt đầu. Bạn có thể sử dụng một công cụ mô phỏng toàn vẹn tín hiệu như HyperLynx của Mentor Graphics để có được phân tích tốt hơn trước khi bảng được chế tạo.

Trên dòng VDD không phải là lý do. Một số người có thể đặt điện trở milliohm ở đó để đo công suất, sau đó thay thế bằng 0 ohm để sản xuất. Những người khác, đặc biệt là analog có thể đặt bộ lọc RC ở đó để loại bỏ tiếng ồn.

Trên những loại sản phẩm? Về phía người tiêu dùng, có lẽ đó là tính toàn vẹn tín hiệu (Xem câu trả lời của Brian).

Trên một công cụ phát triển, nó có thể dành cho giới hạn hiện tại. Tôi thường thả một số điện trở 470 ohm trên các đường tín hiệu cho các dự án của tôi cho các đường dữ liệu kết nối với các mô-đun bên ngoài. Dòng điện được vẽ bởi đầu vào kỹ thuật số không đủ để gây sụt áp lớn trên điện trở này. Giới hạn hiện tại có nghĩa là không có gì (thường) bốc lên trong khói nếu tôi mắc lỗi kết nối công cụ, hoặc nếu một cái gì đó rút ngắn kết nối trên một bảng bị lộ. Nó khác với nắp vì nắp sẽ hút rất nhiều dòng điện trên cạnh kỹ thuật số (trong thời gian ngắn nhưng đôi khi không đáng kể), có tác dụng ngược lại với điện trở.

Tôi không chắc đây có phải là điều bạn đang nói không, nhưng một điện trở nhỏ (<100 ohm) có thể được đặt ở đầu ra của một op-amp đang lái một đường dài, do đó tải điện dung không gây ra bộ khuếch đại để dao động.

Nó cũng có thể được sử dụng để đảm bảo hai bộ khuếch đại có trở kháng đầu ra chính xác như nhau, để tạo ra một đường cân bằng loại bỏ nhiễu.

Hai câu trả lời nữa:

1. Việc thêm một điện trở vào một đường dây có thể hạn chế các dòng điện gây tổn hại có thể xảy ra do các quá độ điện áp cao ngắn, chẳng hạn như các điện áp gây ra bởi phóng tĩnh điện (ESD).
2. Một điện trở có giá trị thấp phù hợp với đầu vào cấp nguồn cho chip sẽ giảm điện áp tỷ lệ thuận với dòng cung cấp của chip. Nếu biết giá trị của điện trở, người ta có thể kết nối một đồng hồ đo, đo điện áp và suy ra dòng điện mà không làm gián đoạn hoạt động của mạch. Mạch sẽ hoạt động như nhau có hoặc không có đồng hồ yêu cầu. Ngược lại, nếu bảng mạch có một điểm kết nối cho một ampe kế nối tiếp với nguồn cung cấp, thì cần phải rút ngắn kết nối đó bất cứ khi nào không có mặt.

Tôi đã thấy một Xilinx FPGA, được lập trình để điều khiển một bộ ghép kênh hàng / cột tương tự CMOS trên một hình ảnh, bỏ qua bộ ghép kênh vì các cạnh kỹ thuật số Xilinx dưới nano giây đã FAR BÊN DƯỚI và FAR TRÊN VDD. Điều này có thể quan sát được với đầu dò 1pF tốc độ 900 MHz (đầu dò fet hoạt động TEK P6201, đã lỗi thời). Đầu dò chậm 13pF bình thường của bạn cho thấy không có độ vọt lố. Tôi đã được hướng dẫn, bởi những người có nhiều năm kinh nghiệm trong các lĩnh vực này, đặt điện trở 1Kohm trong mỗi 6 dây (khoảng 15 trong số các dây này) từ Xilinx đến bộ ghép kênh. Kết quả là một hình ảnh đẹp, có nhiều độ lệch / xuất hiện lỗi, xuất hiện. Một số hiệu chỉnh tấm nóng-lạnh đã được thêm vào và bạn có thể thấy sức nóng của ngón tay đang thấm qua một tờ giấy. Điều gì đang xảy ra? Các điốt bảo vệ, dự kiến ​​sẽ hấp thụ các cú đánh của ESD ở hai cực, đã được bật trong những khoảng thời gian dưới nano / giây đó. Do đó, hàng triệu lần một giây, điện tích được bơm vào đế và giếng CMOS, làm đảo lộn hành vi kỹ thuật số và có lẽ là tín hiệu tương tự nếu chúng bị dẫn đến grd / rail bởi dòng điện bất ngờ cần một đường trở về nhà. Tôi đã hỗ trợ gỡ lỗi các mạch CMOS khác, trong đó chỉ có một cổng logic bị đảo lộn trong quá trình kiểm tra ESD, vì không cóliên hệ thu phí cục bộ vào giếng / chất nền.

Cẩn thận với điện trở trên dòng vdd. Nếu bạn không cẩn thận định cỡ nắp một cách chính xác, bạn có thể kết thúc bằng gợn trên nguồn cấp dữ liệu cho thiết bị mà msy có ảnh hưởng nghiêm trọng đến hoạt động.

Đôi khi một điện trở, hoặc tải khác, được thêm song song với đầu vào kỹ thuật số riêng biệt để bù cho điện dung phân tán trong cáp đầu vào dài. Hãy xem xét trường hợp một công tắc trường ở cuối một đoạn cáp dài được che chắn, có một dây dẫn nóng và trở lại. đầu kia của cặp cáp có Đường dây trống 120 và mặt trở lại đi vào đầu vào của PLC, DCS hoặc thiết bị kỹ thuật số khác. Dựa trên các giá trị sau: - Điện áp cung cấp - Điện dung cáp - Trở kháng thiết bị đầu vào kỹ thuật số - Thiết bị đầu vào kỹ thuật số Điện áp ON Bạn có thể tính khoảng cách an toàn tối đa cho cáp chạy để đầu vào sẽ tắt khi mở công tắc.
Trở kháng của cáp và thiết bị đầu vào tạo thành một bộ chia điện áp có thể làm cho điện áp ở đầu vào cao hơn ngưỡng, ngay cả khi mở công tắc.