Tại sao MOSFET Pinchoff xảy ra

Câu hỏi này liên quan đến MOSFE loại n nâng cao. Theo những gì tôi hiểu, một lớp đảo ngược được hình thành bên dưới lớp cách điện bên dưới cổng của MOSFET khi một điện áp được đặt vào cổng. Khi điện áp này vượt quá , điện áp ngưỡng ; lớp đảo ngược này cho phép các electron chảy từ nguồn đến cống. Nếu điện áp hiện được áp dụng, vùng đảo ngược sẽ bắt đầu giảm dần và cuối cùng, nó sẽ giảm dần đến mức nó sẽ bị ngắt , khi nó bị chèn ép (nó không thể co lại theo chiều cao) , sau đó nó sẽ bắt đầu thu hẹp về chiều dài (chiều rộng) ngày càng gần hơn với nguồn. $V_\mathrm{T}$ $V_\mathrm{DS}$

Câu hỏi của tôi là:

Là những gì tôi đã nói cho đến nay là chính xác?
Tại sao sự chèn ép này xảy ra? Tôi không hiểu những gì cuốn sách của tôi nói. Nó nói điều gì đó về điện trường ở cống cũng tỷ lệ thuận với cổng.
Theo hiểu biết của tôi rằng khi MOSFET bão hòa, một lớp cạn kiệt sẽ hình thành giữa bit bị chèn ép và cống. Làm thế nào để dòng chảy qua phần cạn kiệt này đến cống? Tôi nghĩ rằng lớp suy giảm không tiến hành ... Giống như trong một diode ...

transistors mosfet pn-junction

— người dùng968243
nguồn

Mô tả của bạn là chính xác: cho rằng , nếu chúng tôi áp dụng điện áp Drain-to-Source có cường độ hoặc cao hơn, kênh sẽ bị . $V_{GS}>V_T$ $V_{SAT}=V_{GS}-V_{T}$

Tôi sẽ cố gắng giải thích những gì xảy ra ở đó. Tôi đang giả sử MOSFET loại n trong các ví dụ, nhưng các giải thích cũng áp dụng cho MOSFET loại p (tất nhiên có một số điều chỉnh).

Lý do cho pinch-off:

Hãy suy nghĩ về tiềm năng điện dọc theo kênh: nó bằng gần Nguồn; nó bằng gần Drain. Nhớ lại rằng chức năng tiềm năng là liên tục. Kết luận ngay lập tức từ hai tuyên bố trên là các thay đổi tiềm năng liên tục tạo thành thành dọc theo kênh (hãy để tôi không chính thức và sử dụng thuật ngữ "tiềm năng" và "điện áp" thay thế cho nhau). $V_S$ $V_D$ $V_S$ $V_D$

nhập mô tả hình ảnh ở đây

Bây giờ, hãy xem kết luận trên ảnh hưởng như thế nào đến điện tích trong lớp đảo ngược. Hãy nhớ rằng khoản phí này được tích lũy dưới Cổng do điện áp Cổng-Substrate (có, Substrate, không phải Nguồn. Lý do chúng tôi thường sử dụng trong các tính toán của chúng tôi là vì chúng tôi cho rằng Substrate và Nguồn được kết nối với cùng tiềm năng). Bây giờ, nếu tiềm năng thay đổi dọc theo kênh khi chúng ta áp dụng , điện áp Cổng tới Chất nền cũng thay đổi dọc theo kênh, điều đó có nghĩa là mật độ điện tích cảm ứng sẽ thay đổi dọc theo kênh. $V_{GS}$ $V_{DS}$

Khi chúng tôi áp dụng cho Drain, điện áp Gate-to-Substrate hiệu quả gần Drain sẽ trở thành: . Điều đó có nghĩa là gần điện áp Drain-to-Substrate chỉ đủ để tạo thành lớp đảo ngược. Bất kỳ tiềm năng nào cao hơn được áp dụng cho Darin sẽ khiến điện áp này giảm xuống dưới điện áp Ngưỡng và kênh sẽ không được hình thành - xảy ra hiện tượng chụm. $V_{SAT}=V_{GS}-V_{T}$ $V_{eff}=V_{GS}-V_{SAT}=V_T$

nhập mô tả hình ảnh ở đây

Điều gì xảy ra giữa điểm nhúm và Cống:

Điện áp Gate-to-Substrate trong khu vực này là không đủ cho sự hình thành của lớp đảo ngược, do đó, khu vực này chỉ bị cạn kiệt (trái ngược với đảo ngược). Mặc dù vùng cạn kiệt thiếu sóng mang di động, không có hạn chế nào đối với dòng chảy qua nó: nếu một tàu sân bay đi vào vùng cạn kiệt từ một phía và có một điện trường trên toàn vùng - sóng mang này sẽ bị kéo bởi trường. Ngoài ra, các tàu sân bay đi vào vùng cạn kiệt này có tốc độ ban đầu.

Tất cả những điều trên là đúng miễn là các tàu sân bay trong câu hỏi sẽ không kết hợp lại trong khu vực cạn kiệt. Trong MOSFET loại n, vùng cạn kiệt thiếu các sóng mang loại p, nhưng hiện tại bao gồm các sóng mang loại n - điều này có nghĩa là xác suất tái hợp của các sóng mang này là rất thấp (và có thể bị bỏ qua cho bất kỳ mục đích thực tế nào).

Kết luận: các hạt mang điện đi vào vùng cạn kiệt này sẽ được tăng tốc bởi trường trên vùng này và cuối cùng sẽ đến cống. Thông thường, điện trở suất của vùng này có thể bị bỏ qua hoàn toàn (lý do vật lý cho việc này khá phức tạp - cuộc thảo luận này phù hợp hơn với diễn đàn vật lý).

Hi vọng điêu nay co ich

— Vasiliy
nguồn

Nó chắc chắn sẽ giúp! Cảm ơn bạn, tôi hiểu hầu hết về điều này ngoại trừ điều này "Bây giờ, nếu tiềm năng thay đổi dọc theo kênh khi chúng tôi áp dụng , điện áp Cổng-Substrate cũng thay đổi dọc theo kênh, có nghĩa là điện tích cảm ứng mật độ sẽ thay đổi dọc theo kênh. ". Có phải như thế này không: tại nguồn, các electron có tiềm năng cao, và do đó, bằng cách nào đó, lớp đảo ngược lớn về phía nguồn, và về phía cống, các electron đã mất hầu hết tiềm năng và bằng cách nào đó lớp đảo ngược mỏng hơn?

V_{D S}

$V_\mathrm{DS}$

— dùng968243

Không, lần này mô tả của bạn sai. Quay trở lại định nghĩa của tụ MOS: sự khác biệt tiềm năng giữa Cổng và Substrate càng nhiều, điện tích sẽ được tích lũy dưới cổng (điện tích đảo ngược). Khi không có điện áp Drain-to-Source, sự khác biệt tiềm năng này là không đổi. Tuy nhiên, khi bạn áp dụng tiềm năng cao hơn cho Drain, tiềm năng của Substrate gần Drain cũng tăng lên. Sự gia tăng cục bộ này trong tiềm năng của Substrate dẫn đến việc giảm điện áp Gate-to-Substrate cục bộ, dẫn đến điện tích đảo ngược ít hơn (và cuối cùng, bị chèn ép).

— Vasiliy

À đúng rồi, vì vậy điện áp Drain to Source phản đối điện áp Gate to Substrate và sự đối lập này rất rõ ở gần Drain và hầu như không được phát âm gần nguồn. Tôi đoán, chính vì lý do này mà khi điện áp Drain to Source bằng với điện áp Cổng tới Substrate, điện áp tại Drain về cơ bản hoàn toàn chống lại điện áp Gate to Substrate, do đó làm cho lớp đảo ngược trở nên nhỏ bé (nhúm tắt) gần cống. Cảm ơn rất nhiều vì điều này, bạn chắc chắn đã làm cho nó rõ ràng hơn bất kỳ cuốn sách nào của tôi!

— dùng968243

V_{S Một T} = = V_{G S} - V_{T}

$V_{SAT}=V_{GS}-V_T$

Cảm ơn Vasiliy cho câu trả lời của bạn. Những gì tôi muốn hỏi bạn là liệu áp dụng tương tự cho nMOS chế độ cạn kiệt hay nó chỉ giữ cho các bóng bán dẫn chế độ tăng cường? Tôi hy vọng bạn hiểu.