Khi viết Verilog, tôi sử dụng nhiều "linters" sẽ đưa ra lỗi và cảnh báo. Đây là trình giả lập của tôi (ModelSim), trình biên dịch của tôi (Quartus II), cùng với một kẻ nói dối (Verilator). Cùng nhau, tôi có phạm vi bảo hiểm tốt cho những cạm bẫy thông thường, chẳng hạn như không khớp kích thước xe buýt và chốt được suy luận.
Thật không may, không có công cụ nào trong số ba công cụ phát hiện các thanh ghi không được thiết lập lại. Để xem những gì tôi có ý nghĩa, hãy xem xét những điều sau đây.
reg a;
reg b;
always @(posedge clk_i or posedge rst_i) begin
if(rst_i) begin
a <= 1'b0; // Reset a
// Ooops, forgot to reset b
end else begin
// Do stuff with a and b
end
endLàm cách nào để các công cụ của tôi tự động phát hiện các thanh ghi không được thiết lập lại?
2
"các thanh ghi không được thiết lập lại" không nhất thiết là một điều xấu (ít nhất là trong một thiết kế silicon), đó có thể là lý do tại sao chúng không được cảnh báo trong các công cụ lint. Nói chung, bạn chỉ muốn đặt lại các thanh ghi cần được đặt lại, vì việc thêm lại vào flip flop làm tăng diện tích của chúng và tải trên mạng đặt lại. Nếu bạn có bus dữ liệu 256 bit và tín hiệu "hợp lệ" một bit, bạn không cần phải đặt lại dữ liệu nếu bạn đặt lại hợp lệ.
—
Tim
Synplicity (công cụ tổng hợp) đưa ra cảnh báo về những điều như vậy. Bực mình vì chúng thường có chủ ý ... nhưng có thể giúp ích cho tình huống của bạn (giả sử Synplility có Verilog, tôi chưa bao giờ thử)
—
Brian Drumond
Câu hỏi nêu rõ rằng một loạt các loại xơ đang được sử dụng, ModelSim, Quartus II và Verilator. Các công cụ này có khả năng linting hạn chế và các loại vấn đề họ kiểm tra là khá hẹp.
—
travisbartley