Hậu quả thực tế của

Lý lịch

Độ phức tạp của mạch được định nghĩa là tập hợp các họ mạch (tức là các chuỗi mạch, một cho mỗi kích thước đầu vào) có độ sâu giới hạn và kích thước đa thức được xây dựng bằng cách sử dụng quạt không giới hạn AND, OR và KHÔNG.$AC^0$

Hàm chẵn lẻ với đầu vào n -bit bằng XOR của các bit trong đầu vào.$\oplus$$n$

Một trong những mạch đầu tiên được chứng minh về độ phức tạp của mạch là:

[FSS81], [Ajt83]: .$\oplus \notin AC^0$

Câu hỏi:

Đặt là lớp các hàm có thể được tính bằng các mạch điện tử có độ sâu giới hạn và kích thước đa thức sử dụng các bộ phận điện tử như bóng bán dẫn. (Tôi đã tạo ra tên E C 0 , cho tôi biết nếu bạn biết một tên tốt hơn cho điều này).$EC^0$$EC^0$

1. Chúng ta có thể tính toán trong thực tế sử dụng E C 0 mạch?$\oplus$$EC^0$

2. Điều gì về fan hâm mộ không giới hạn VÀ / HOẶC? Chúng ta có thể tính toán chúng trong không?$EC^0$

3. Liệu có hậu quả thực tế nào không? Là Một C 0 quan trọng trong thực tế?$\oplus \notin AC^0$$AC^0$

4. Tại sao quan trọng đối với các nhà khoa học máy tính (lý thuyết)?$\oplus \notin AC^0$

Ghi chú:

Bài đăng này chứa các câu hỏi thú vị nhưng OP dường như từ chối làm cho bài đăng dễ đọc hơn và khắc phục quan niệm sai lầm trong đó vì một số lý do, vì vậy tôi đang đăng lại câu hỏi từ nó. (Sẽ dễ dàng hơn để chỉnh sửa bài đăng gốc nhưng hiện tại không có thỏa thuận nếu bạn chỉnh sửa nhiều bài đăng của người dùng khác.)

Liên quan:

• Chẵn lẻ và $AC^0$

• Tại sao chẵn lẻ không trong quan trọng? $AC^0$(Blog phức tạp tính toán)

Tôi không phải là kỹ sư điện, nhưng tìm kiếm các bằng sáng chế trực tuyến về việc chuyển mạch cho cổng chẵn lẻ và tất cả các đề xuất (tôi chỉ tìm thấy bằng sáng chế cho đến cuối những năm 1970) thảo luận về vấn đề kích thước so với chiều sâu. Tất cả ba bằng sáng chế tôi đã xem xét đề xuất các giải pháp về độ sâu logarit, dựa trên cổng fanin-2. Vì vậy, câu trả lời cho câu hỏi đầu tiên của bạn có thể là "không".

JJ Moyer: Mạch chuyển mạch kiểm tra chẵn lẻ, Bằng sáng chế Hoa Kỳ US4951073, 1961

AF Bulver et al.: NAND Gate hiện thực hóa chức năng chẵn lẻ đầu vào n, Bằng sáng chế Hoa Kỳ US3718904, 1973

PJ Baun, Jr.: Mạch chẵn lẻ, Bằng sáng chế Hoa Kỳ US4251884, 1981

Johne, vấn đề của bạn là gì? Bạn đang cố tranh luận về những điều chưa ai từng tuyên bố. Không ai nói rằng giới hạn dưới tương đương đặt ra một số giới hạn cơ bản để tính toán XOR với các mạch khác với các mạch mà định lý áp dụng (tức là các mạch AC ^ 0). Không có giả định ẩn hoặc ẩn ý ở đây. Đặc biệt, tất cả chúng ta đều biết rằng có thể tính toán XOR với các mạch NAND có kích thước đa thức có độ sâu logarit, ngay cả khi có quạt không đổi.

Trích dẫn của Shannon phần lớn cũng không liên quan. Không có dấu hiệu nào cho thấy ông thậm chí còn nghi ngờ rằng các mạch AND-OR có độ sâu không đổi cần phải có kích thước theo cấp số nhân để tính Parity. Tất nhiên anh ta có thể đoán được, vì rất dễ để phỏng đoán điều này nên đúng sau khi chơi với vấn đề một lúc, nhưng vậy thì sao?

Bạn đang thiếu hoàn toàn vấn đề: việc chứng minh giới hạn dưới là cực kỳ khó khăn và chúng ta phải bắt đầu ở đâu đó, với những mô hình đơn giản nhất. Đây thực chất là mạch đầu tiên bị ràng buộc thấp hơn, các kỹ thuật dẫn đến nhiều ý tưởng thú vị (bao gồm cả các lĩnh vực khác như học lý thuyết), và mặc dù kết quả rất hợp lý, bằng chứng là sâu sắc và hoàn toàn không tầm thường.

Thực tế là kết quả có vẻ trực quan không làm cho nó rõ ràng; nếu bạn nghĩ vậy, vui lòng cung cấp bằng chứng rằng tính chẵn lẻ không nằm trong AC ^ 0. Mọi người đều biết rằng P không bằng NP quá về vấn đề đó, nhưng không ai ở gần đó có bằng chứng.

Khiếu nại của bạn trong các chủ đề khác về cổng NAND cũng không có ý nghĩa. Giới hạn dưới này giữ tốt như nhau đối với các mạch có độ sâu không đổi được xây dựng từ các cổng NAND, vì về cơ bản chúng giống nhau. Chọn để nêu kết quả với AND, OR, KHÔNG chỉ là vấn đề thuận tiện. Vì vậy, đây có thể là một ứng dụng trong thế giới thực theo cách bạn muốn: các mạch có độ sâu không đổi của cổng NAND tính chẵn lẻ yêu cầu kích thước theo cấp số nhân. Nó đưa ra một giới hạn thực tế, ngay cả khi đó không phải là điều quan trọng nhất. Nó nói rằng các mạch XOR nhỏ cho số lượng lớn n đầu vào phải có chiều sâu tăng trưởng với n hoặc cổng khác với NAND. Tại sao bạn không hài lòng với điều này?

Yêu cầu của bạn rằng độ sâu mạch không phải là một vấn đề trong thế giới thực cũng rất dễ gây hiểu lầm, vì độ sâu liên quan trực tiếp đến thời gian và tần số tối đa mà đồng hồ có thể hoạt động.

Nhân tiện, cộng đồng CS đã nhận thức rõ về lý thuyết mạch boolean EE và được xây dựng dựa trên điều đó, trái với những gì bạn tuyên bố.

$1.62^2$$3.82^2$

• Cấu trúc mạch logic công nghệ CMOS

$s = a \oplus b \oplus c_{in}$

• Tốc độ cao, công suất thấp 8T Full Adder Cell

Một nơi tốt để tìm các cổng XOR / XNOR nhỏ gọn, tốc độ cao là trong các bộ bổ sung đầy đủ và các mạch Hamming ECC (thường nằm trong đường dẫn quan trọng).

Ngoài ra, vấn đề về độ sâu mạch thường không phải là mối quan tâm trong logic đồng bộ VLSI. Độ sâu duy nhất của bất kỳ hậu quả nào là đường dẫn quan trọng, xác định thời gian đồng hồ tối đa. Phần lớn logic tổ hợp truyền bá kết quả của họ trong một phần nhỏ thời gian cho con đường quan trọng. Các đường dẫn quan trọng có xu hướng xảy ra với một số logic tổ hợp cần đi qua một số khu vực nằm rải rác trên một con chip.

$n$$O(1)$

$AT^2 = \Omega(n^2)$

• Về mức độ phức tạp của việc triển khai VLSI và biểu diễn đồ thị của các hàm Boolean với ứng dụng để nhân số nguyên

Đây là từ Blog Tính toán phức tạp:

Điều này đặt ra câu hỏi: một số người trong thế giới thực có thực sự muốn xây dựng các mạch fanin không giới hạn độ sâu không giới hạn AND-OR-KHÔNG cho PARITY không, và kết quả này có cho họ biết tại sao họ không thể?

$2^n/n$

$\lambda(3) = 8$

$X \oplus Y \oplus Z = X(YZ+Y'Z') + X'(YZ'+Y'Z)$

$\mu(3)$

$X_1 \oplus X_2 \oplus \ldots \oplus X_n$

$4(n-1)$