Điều kiện cuộc đua trong dép tông là gì?

Tôi đã xem qua hai cuốn sách văn bản của mình và hỏi ý kiến ​​giáo viên nhưng dường như không có gì để làm rõ nghi ngờ của tôi.

Hai phiên bản của cuộc đua mà tôi đã được dạy là -

1. Khi đầu vào S và R của flipflop SR ở mức logic 1, thì đầu ra trở nên không ổn định và nó được gọi là điều kiện cuộc đua.

2. Khi đầu vào S và R của flipflop SR ở mức logic 1 và sau đó đầu vào được thay đổi thành bất kỳ điều kiện nào khác, thì đầu ra trở nên khó đoán và đây được gọi là điều kiện cuộc đua.

Cái nào là đúng? Hoặc, cả hai đều sai, nếu vậy, thực sự chủng tộc là gì?

Một điều kiện cuộc đua là một pheonomenon liên quan đến thời gian. Một SR FF tiêu chuẩn (hai cổng NAND hoặc NOR được ghép chéo) ổn định cho mọi đầu vào ổn định.

'Vui' nằm trong đầu vào S = 1 R = 1, tình huống bộ nhớ. Trạng thái của FF phụ thuộc vào trạng thái nào xuất hiện trước 11, nếu là 01 thì FF ở trạng thái Q = 1, nếu là 10 thì FF ở trạng thái Q = 0. Đây là hiệu ứng bộ nhớ cổ điển của FF.

Nhưng nếu là 00 và cả hai đầu vào thay đổi thành 1 gần nhau theo thời gian, FF có thể chuyển sang trạng thái siêu bền, có thể tồn tại lâu hơn đáng kể so với thời gian trễ của cổng. Ở trạng thái này, các đầu ra có thể từ từ trôi về phía sate cuối cùng của chúng, hoặc hiển thị một dao động tắt dần trước khi giải quyết trạng thái cuối cùng. Thời gian cần thiết để giải quyết là không giới hạn, nhưng có một phân phối nhanh chóng rơi ra cho t >> cổng trễ.

Trong hoạt động bình thường, từ 00 đầu vào, một đầu vào trở thành 1 và vòng phản hồi trong flipflop truyền điều này (hay đúng hơn là đầu vào 0 còn lại) qua cả hai cổng, cho đến khi FF ở trạng thái ổn định. Khi đầu vào khác cũng chuyển 1 trong khi quá trình lan truyền từ đầu tiên vẫn đang diễn ra, điều đó cũng bắt đầu lan truyền và ai cũng đoán được ai sẽ thắng. Trong một số trường hợp, cả hai đều không thắng ngay lập tức và FF đi vào trạng thái siêu bền.

Điều kiện cuộc đua là, từ trạng thái đầu vào 00, một đầu vào thay đổi thành 0 và trạng thái thứ hai cũng thay đổi thành 0 trước khi hiệu ứng của thay đổi đầu tiên được giải quyết . Bây giờ, các hiệu ứng của hai thay đổi là 'đua' ưu tiên.

Lời giải thích được nêu là dành cho Set-Reset FF đơn giản (hoặc chốt hoặc cách bạn muốn gọi nó). Một mạch kích hoạt mức (tôi sẽ gọi là Latch) có thể được coi là RS-FF với cả hai đầu vào được kiểm soát bởi đầu vào cho phép (CLK trong sơ đồ này):

Trong mạch này, quá trình chuyển đổi tương tự 00 -> 11 của các 'đầu vào' ẩn của NANDS được ghép chéo vẫn gây ra tình trạng đua. Quá trình chuyển đổi như vậy có thể xảy ra (do độ trễ do biến tần gây ra) khi đầu vào D thay đổi đồng thời với đầu vào CLK thay đổi từ 1 thành 0.

Một mạch bộ nhớ có đồng hồ thực (kích hoạt cạnh) có thể được nghĩ đến bao gồm hai chốt, được kích hoạt bởi các mức xung nhịp đối diện (sắp xếp chủ-nô). Rõ ràng chốt đầu tiên vẫn dễ bị điều kiện cuộc đua tương tự.

PS googling cho các hình ảnh phù hợp Tôi đã nhận được chúng từ Làm thế nào 1 bit được lưu trữ trong Flip flop? :)

Cuộc đua xung quanh điều kiện trong các mạch kỹ thuật số xảy ra khi trạng thái cuối cùng của đầu ra phụ thuộc vào cách đầu vào đến.

Mạch kỹ thuật số có sự chậm trễ vốn có. Vì vậy, có thể một trong những đầu vào đến sớm hơn hoặc muộn hơn một chút so với các đầu vào khác, nghĩa là các đầu vào có mặt cùng lúc thực sự đến vào những thời điểm khác nhau do sự chậm trễ khác nhau trên đường đi của chúng.

Do đó, đầu ra thay đổi không thể đoán trước. Nói cách khác, có một cuộc đua giữa các đầu vào mà một trong đó sẽ ảnh hưởng đến đầu ra. Nói chung, điều này có dạng gai, có thể là cao hoặc thấp.

Đối với trường hợp của bạn:

Xem xét những gì sẽ xảy ra nếu cả S và R đều cao.

Giả sử q = 0 và q '= 1 ban đầu. Sau đó

Nếu A đến trước B, Q sẽ thay đổi thành Cao, trong giây lát sẽ đặt Q 'ở mức thấp, điều này sẽ giúp lý tưởng giữ Q ở mức cao và cứ thế.

Bây giờ sau một lúc, B đến (thời gian rất ngắn). Điều này sẽ biến Q 'Cao, đến lượt nó sẽ đặt Q Cao.

Bạn có thể kiểm tra xem điều gì xảy ra khi B đến trước A.

Bây giờ thực sự, có 2 điều xảy ra ở đây:

1) Đầu ra phụ thuộc trong giây lát vào đầu vào nào đến trước. Điều này về bản chất là điều kiện cuộc đua.

2) Trạng thái cuối cùng là q = 1 và q '= 1. Đây KHÔNG phải là điều kiện chủng tộc. Đây chỉ là một trạng thái không hợp lệ. Lý tưởng nhất là Q và Q 'phải ngược nhau, đó không phải là trường hợp ở đây.

Tôi hy vọng tôi đúng.

Tất cả những câu trả lời

Đầu tiên, nó không chạy đua với gia vị .... đừng nhầm lẫn .... Điều kiện chủng tộc của nó .....

Khi S = R = 1 Q = Q '= 1. Nó được xác định rõ..nhưng vấn đề phát sinh khi cả S và R thay đổi đồng thời thành 0 từ 1 (cao đến thấp)

Các bóng bán dẫn sẽ cố gắng đi ra khỏi bão hòa ...

Bây giờ cả hai bóng bán dẫn Qr và Q sẽ cố gắng hết bão hòa ... nhưng vì độ trễ bão hòa nếu các bóng bán dẫn hiếm khi có thể bằng nhau trong sản xuất hàng loạt ... bóng bán dẫn có độ trễ bão hòa ít hơn sẽ thắng..và sẽ khóa mạch. ..

Nếu Qr nhanh hơn thì điện áp tại M sẽ giảm và Q = 0 Nếu Qs nhanh hơn thì điện áp tại N sẽ giảm và Q '= 0

Do đó, đầu ra là không thể đoán trước

Ngay cả khi tốc độ bằng nhau thì đầu ra Q và Q 'sẽ dao động trong khoảng từ 1 đến 0 và sau đó 0 đến 1 Do đó đầu ra không ổn định ...

Tôi nghĩ trường hợp 1 là phù hợp. tức là., Khi cả hai đầu vào của chốt SR là '1', thì đầu ra không ổn định.

Bây giờ từ S = R = '1', đầu vào được thay đổi thành S = R = '0' ở điều kiện này là đầu ra được coi là trạng thái trước đó. Nhưng trạng thái trước đó không ổn định. Vì vậy, đầu ra có thể khóa thành '1' hoặc '0'. Bạn không thể dự đoán.

Vì vậy, trường hợp 2 là chính xác nếu đầu vào được thay đổi từ '11' thành '00'.

Bất cứ khi nào chúng tôi cung cấp 1 cho cả J và K trong JK Flip Flop, đầu ra được cho là bổ sung cho đầu ra trước đó. Đây được gọi là cuộc đua xung quanh điều kiện (tương tự như khái niệm tương tự trong "hệ điều hành", trong đó đầu ra cuối cùng phụ thuộc vào trình tự mà các quy trình được thực hiện).

Để khắc phục vấn đề này, chúng tôi sử dụng flip-master flip flop.