Điều gì gây ra đầu gối này trong giảm điện áp cống MOSFET của tôi?

CẬP NHẬT CUỐI CÙNG: Hiểu một dạng sóng chuyển đổi MOSFET điện bí ẩn trước đây! @Mario đã phát hiện ra nguyên nhân gốc rễ ở đây bên dưới, đặc biệt với cái gọi là các thiết bị VDMOS , điển hình của nhiều MOSFET điện như IRF2805.

CẬP NHẬT: Tìm thấy một manh mối! :)

@PeterSmith đề cập đến một nguồn tài nguyên tuyệt vời để hiểu thông số kỹ thuật phí cổng trong bảng dữ liệu MOSFET trong một trong những ý kiến ​​dưới đây.

Trên trang 6, ở cuối đoạn thứ hai, có một tham chiếu chuyển đến ý tưởng rằng trở thành hằng số (dừng thay đổi như một hàm của ) khi > 0. Nó không đề cập đến cơ chế, nhưng nó khiến tôi suy nghĩ về những gì có thể xảy ra với ở đầu gối: V D S v G D v G $C_{GD}$$V_{DS}$$v_{GD}$$v_{GD}$

Và con trai của một khẩu súng, hóa ra là đúng khi tăng lên trên 0V.$v_{GD}$

Vì vậy, nếu bất cứ ai hiểu cơ chế lái xe đó là gì, tôi nghĩ đó sẽ là câu trả lời đúng :)

Tôi đang thực hiện một nghiên cứu chặt chẽ về các đặc điểm chuyển đổi MOSFET như là một phần trong nghiên cứu về chuyển đổi chuyển đổi của tôi.

Tôi đã thiết lập một mạch rất đơn giản như vậy:

Điều này tạo ra dạng sóng bật tắt MOSFET này trên mô phỏng:

Một đầu gối xuất hiện trong điện áp cống giảm khoảng 20% ​​vào cao nguyên Miller.

Tôi xây dựng mạch lên:

Và phạm vi xác nhận mô phỏng khá tốt:

Tôi tin rằng tôi hiểu được vết sưng "trước khi bắn" ( dòng sạc đang chạy "ngược" qua điện trở tải), nhưng tôi không biết làm thế nào để giải thích cho đầu gối trong tình trạng sụt áp.$C_{gd}$

Ai đó có kinh nghiệm hơn với MOSFET có thể giúp tôi hiểu không?

Độ dốc của điện áp cống phụ thuộc vào điện dung cổng cống Cgd. Trong trường hợp cạnh giảm, bóng bán dẫn phải xả Cgd. Ngoài dòng tải cho điện trở, nó cũng phải chìm dòng điện chạy qua Cgd.

Điều quan trọng cần lưu ý là Cgd không phải là tụ điện đơn giản mà là điện dung phi tuyến phụ thuộc vào điểm vận hành. Trong bão hòa không có kênh ở phía cống của bóng bán dẫn và Cgd là do điện dung chồng chéo giữa cổng và cống. Trong vùng tuyến tính, kênh mở rộng sang phía cống và Cgd lớn hơn bởi vì bây giờ cổng điện dung lớn đến kênh có mặt giữa cổng và cống.

Khi bóng bán dẫn chuyển tiếp giữa bão hòa và vùng tuyến tính, giá trị của Cgd thay đổi và do đó cũng là độ dốc của điện áp thoát.

Sử dụng LTspice Cgd có thể được kiểm tra bằng cách sử dụng mô phỏng "điểm vận hành DC". Các kết quả có thể được xem bằng cách sử dụng "Xem / Nhật ký lỗi gia vị".

Đối với VSS là 3,92V Cgd là khoảng 1,3npF vì Vds cao.

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

Đối với VSS của 4V Cgd lớn hơn nhiều với khoảng 6,5nF do Vds thấp hơn.

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

Biến thể của Cgd (được dán nhãn Crss) cho các xu hướng khác nhau có thể được nhìn thấy trong âm mưu dưới đây được lấy từ biểu dữ liệu.

IRF2805 là một bóng bán dẫn VDMOS cho thấy một hành vi khác nhau đối với Cgd. Từ internet :

Các bóng bán dẫn MOSFET khuếch tán kép dọc (VDMOS) được sử dụng phổ biến trong các nguồn cung cấp năng lượng ở chế độ chuyển đổi bảng mạch có hành vi khác biệt về chất so với các mô hình MOSFET nguyên khối ở trên. Cụ thể, (i) diode cơ thể của bóng bán dẫn VDMOS được kết nối khác với các thiết bị đầu cuối bên ngoài so với diode cơ chất của MOSFET nguyên khối và (ii) không tuyến tính điện dung cổng (Cgd) không thể được mô hình hóa bằng cách phân loại đơn giản công suất của các mô hình MOSFE nguyên khối. Trong một bóng bán dẫn VDMOS, Cgd đột ngột thay đổi về điện áp thoát cổng (Vgd) bằng không. Khi Vgd âm tính, Cgd dựa trên vật lý một tụ điện với cổng là một điện cực và cống ở mặt sau của khuôn như điện cực khác. Điện dung này khá thấp do độ dày của khuôn không dẫn điện. Nhưng khi Vgd dương tính, khuôn đang tiến hành và Cgd dựa trên vật lý một tụ điện có độ dày của cổng oxit. Theo truyền thống, các mạch con phức tạp đã được sử dụng để sao chép hành vi của MOSFET điện. Một thiết bị gia vị nội tại mới đã được viết để gói gọn hành vi này vì lợi ích của tốc độ tính toán, độ tin cậy của sự hội tụ và sự đơn giản của các mô hình viết. Mô hình DC giống như một MOSFET nguyên khối cấp 1 ngoại trừ mặc định chiều dài và chiều rộng thành một để có thể chỉ định trực tiếp độ dẫn mà không bị co giãn. Mô hình AC như sau. Điện dung nguồn cổng được lấy là hằng số. Điều này đã được chứng minh bằng thực nghiệm là một xấp xỉ tốt cho MOSFET điện nếu điện áp nguồn cổng không được điều khiển âm. Điện dung cổng cống theo mẫu thực nghiệm sau đây:

Đối với Vgd dương, Cgd thay đổi theo tiếp tuyến hyperbol của Vgd. Đối với Vdg âm, Cgd thay đổi theo tiếp tuyến cung của Vgd. Các tham số mô hình a, Cgdmax và Cgdmax tham số hóa điện dung cống cổng. Điện dung của nguồn-cống được cung cấp bởi điện dung được phân loại của một diode cơ thể được kết nối qua các điện cực cống nguồn, bên ngoài các điện trở nguồn và cống.

Trong tệp mô hình, các giá trị sau có thể được tìm thấy

Cgdmax=6.52n Cgdmin=.45n

CẬP NHẬT: Mario đã có câu trả lời đúng ở trên, vì vậy, để lại câu trả lời này chỉ vì lợi ích lịch sử. Hành vi này dường như có mọi thứ liên quan đến nó là một VDMOS (cũng như nhiều MOSFE công suất tôi thu thập được), điều này có thể giải thích tại sao nhiều tài nguyên MOSFET nói chung (có xu hướng tập trung vào các MOSFET nguyên khối) không đề cập đến hiện tượng này.

Ok, ngay khi tôi sắp từ bỏ việc hiểu điều này, các interwebs đã cấp cho tôi một miếng mồi ngon:

Đây là từ Ứng dụng IXYS Lưu ý AN-401 , trang 3.

Không có lời giải thích nào về vật lý thiết bị đằng sau điều này, nhưng tôi đã đủ hài lòng với điều này cho đến bây giờ. Đường cong này sẽ giải thích cho sự uốn cong mà tôi đang thấy.

$V_{GS}$$V_{DS}$$V_{GD}$$V_{GS} - V_{DS}$$V_{GD}=0$

Nếu bất cứ ai có một tài liệu tham khảo hoặc biết rõ về vật lý đủ để giải thích đường cong ở trên, tôi sẽ rất biết ơn. Tôi sẽ cung cấp cookie trả lời đúng cho bất cứ ai có thể :)

Tôi có một câu hỏi: tại sao độ dốc phải tuyến tính?

Trên thực tế, trong 150 ns của cao nguyên Miller, điện trở kênh MOSFET giảm từ gần như vô cùng xuống một giá trị rất nhỏ. Ngay cả khi nó giảm tuyến tính, điện áp đầu ra của bộ chia được hình thành bởi R = 100 Ohms và R DS của MOSFET không phải là tuyến tính.

Và có sự phụ thuộc phi tuyến tính của R DS vào phí cổng; bạn không thể tìm thấy nó trong datasheets, nhưng chúng tôi biết nó không tuyến tính.

Do đó hành vi này là tự nhiên.

Theo suy nghĩ của tôi, bạn có thiết lập thử nghiệm thực sự tốt , tuy nhiên, sẽ không tốt khi điều khiển MOSFET điện từ nguồn 50 Ohms trong mạch điện thực.