Câu trả lời:

Không có gì sai lớn về cách bố trí, hóa ra biến áp ethernet đã hết thông số 0,2dB khi mất Chèn, khi được ghép với IC PHY mà chúng ta đang sử dụng.

Câu hỏi

Có bất cứ điều gì đáng chú ý với định tuyến PCB của ethernet gigabit không?

Gigabit Ethernet có nhiều hạn chế về thiết kế, do cách bố trí các thành phần trên PCB nên đôi khi không thể tuân theo tất cả các quy tắc thiết kế. Thiết kế này là cần thiết để thực hiện tốc độ Gigabit và cung cấp nguồn cung cấp POE.

Nó cũng phải vượt qua thử nghiệm FCC EMC / EMI và ESD .

Tôi đã đọc qua hầu hết tất cả các ghi chú ứng dụng có sẵn (TI, Intel..v.v). Tôi có, theo sự hiểu biết tốt nhất của tôi, đã theo dõi họ tốt nhất có thể. Các dấu vết được định tuyến là các cặp khác nhau và với khoảng cách tốt nhất có thể để tránh nói chuyện chéo. Sử dụng tối thiểu vias / cuống 2 trên một đoạn. Chúng đối xứng nhất có thể, và từ tính sau mỗi cặp được khớp với nhau trong vòng 1,25mm, từ tính trước chúng được ghép với nhau trong vòng 2 mm. Dấu vết được định tuyến trên lớp dưới cùng để tránh vượt qua nhiều mặt phẳng công suất làm tham chiếu.

Tuy nhiên thiết kế này đưa ra một số thách thức mà tôi quá thiếu kinh nghiệm để đánh giá. Tức là khi nào bạn chọn vi phạm các quy tắc thiết kế, và bạn có thể thoát khỏi nó ở mức độ nào.

Đặc biệt

1. Các RJ45 và Magnetics phải được định vị như chúng là. Các dấu vết từ RJ45 đến Magnetics có độ dài khớp với nhau trong vòng 2 mm và tất cả được đặt dưới dạng các cặp vi sai. Tuy nhiên, có phải là một chút hỗn loạn - điều này sẽ gây ra vấn đề với hiệu suất GBE?
2. Do các ràng buộc, từ tính có hai dấu vết trung tâm được đặt bên dưới nó (Đối với POE) - điều này có trở thành vấn đề EMI không? (Ghi chú ứng dụng đề nghị tránh khu vực bên dưới từ tính)
3. Từ tính có hai tính năng cần cảnh giác - một bộ tạo dao động tinh thể và một máy biến áp (trong phần bị cắt) có thể gây nhiễu cho tín hiệu. Làm thế nào để tránh điều này?
4. Các VIA / Stub ở cuối phy được đặt ra theo cách có thể chấp nhận?

Có và thiếu sót rõ ràng của bố trí này mà tôi đang thiếu?

Những điều mà mùa xuân đến trong tâm trí:

• thông thường, bạn mô hình hóa dấu vết PCB của bạn là đường truyền có chính xác các đặc điểm giống nhau ở trên cùng, như trên lớp dưới cùng. Như vậy, nó không tạo ra nhiều sự khác biệt trong đó về độ dài của dấu vết bạn đặt qua; Vì vậy, thay vì có những vias "trông giống như boo boo" ngay cạnh nhau, tôi chỉ cần bù chúng đủ để giữ chúng ở giữa dấu vết của bạn
• R51, C5 cũng có thể nằm trên Top Layer
• Tôi không biết tần số của xtal hoặc CPU của bạn, nhưng rất có thể là Gigabit Mbnet 125 Mbaud sẽ không ấn tượng lắm :) tuy nhiên, nếu bạn lo lắng về việc ghép nối, bạn có thể muốn xem xét ngôi sao cổ điển- giống như nhiều kiến ​​trúc máy bay mặt đất. Tôi không nghĩ rằng điều này sẽ cần thiết ở đây - Mạng Gigabit Ethernet PHY không chính xác xuất hiện trong năm 2016, vì vậy ngay cả với một số can thiệp, chúng vẫn hoạt động.
• Chỉ cần nhìn vào phần bố cục mà tôi thấy, tôi sẽ nói rằng việc định tuyến có thể dễ dàng hơn nếu bạn chỉ xoay PHY 90 ° - nhưng điều đó có thể phá vỡ sự phức tạp ở "phía bộ xử lý" của phy. Vào chơi.
• Tôi nghĩ rằng bố trí từ tính của bạn là OK; Có lẽ tôi đã lười biếng và chỉ cần chuyển hai cặp diff nằm ở nửa bên phải của máy biến áp "xuống" từ chân của đầu nối và nửa bên trái "lên"; nhưng điều đó sẽ không cứu bạn khỏi một cặp đi qua cặp kia nếu bạn chỉ nên truy cập vào miếng đệm từ tính từ một bên (trừ khi bạn khớp hai dấu vết giữa các chân RJ45 liền kề ...). Cấu trúc liên kết không phải lúc nào cũng là bạn của bạn: /

Lưu ý: 1GE có tốc độ baudrate là 125 MBaud, tức là ngay cả khi xem xét hai tín hiệu đầu tiên, bạn thực sự không nên lo lắng về tần số trên 375 MHz. Với FR4 (với epsilon cụ thể) và rất nhiều công thức tiếp cận sự lười biếng, bước sóng của tần số đó là khoảng , do đó, chênh lệch độ dài theo dõi là 2 mm nhưng sai số pha 2,7 ° ... Tôi nghĩ bạn sẽ ổn, ngay cả với một chút định tuyến không phù hợp.$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$

Tôi ủng hộ định tuyến một lớp cho bất kỳ tín hiệu tốc độ cao.

Các rãnh GigE được tham chiếu đến mặt đất ở phía từ tính, nhưng được tham chiếu đến lớp năng lượng ở phía PHY. Để tránh sử dụng các tụ điện khâu, bạn có thể di chuyển nguồn điện từ tính (được kết nối rõ ràng với một số bộ giải mã) đến lớp 4 và chỉ cần định tuyến tất cả GigE trên lớp 1; không có vias, sẽ không có sự gián đoạn nhưng lớp tham chiếu sẽ cần phải vững chắc suốt từ tính từ đến PHY có thể cần một chút công việc.

Điều đó nói rằng, có một lợi thế khác của định tuyến một lớp: trở kháng của hai lớp khác nhau trong một bảng điều khiển trở kháng sẽ không bao giờ khớp 100% . Điều đó có nghĩa là ngay cả với khâu mũ, sẽ có phản xạ (không lớn nhưng chúng sẽ tồn tại) khi thay đổi lớp. Trên một PCB điển hình, trở kháng của 2 lớp khác nhau sẽ khác nhau khoảng 10% hoặc hơn, với hệ số phản xạ chỉ hơn 9% với giả định đường dẫn hoàn hảo.

Ngoài ra, bạn có thể tạo khu vực trên mặt đất lớp 2 nơi các rãnh vias và ethernet tồn tại trên lớp một, nhưng bạn vẫn cần khâu vias cho lớp tham chiếu để thay đổi từ lớp 3 sang lớp 2.

Tôi đã lấy hình ảnh của bạn để cho thấy nơi họ sẽ đi:

Điều đó sẽ không thay đổi thực tế bạn sẽ có một số gián đoạn, nhưng nó sẽ giữ nó ở mức tối thiểu. Các vias khâu cung cấp một con đường ngắn giữa các lớp tham chiếu; nếu chúng không ở đó, đường dẫn trở lại sẽ cần tìm điểm gần nhất mà dòng trở lại gặp nhau - càng xa (đến một giới hạn nhất định), sự gián đoạn càng lớn.

Nói chung, tôi cố gắng không đặt bất cứ thứ gì dưới từ tính, nhưng vì các dấu vết của bạn rõ ràng được che chắn bởi lớp mặt đất, tôi không thấy vấn đề lớn với những thứ đó.