Tại sao vi điều khiển mất nhiều chu kỳ xung nhịp để khởi động với nguồn đồng hồ PLL?

Tôi đã xem qua bảng dữ liệu ATTiny85 và nhận thấy ở trang 26 rằng với nguồn đồng hồ PLL, thời gian khởi động nhanh nhất là 14CK + 1K (1024) CK + 4 ms. Tôi có hiểu sai ý nghĩa của 1K CK không, hay PLL cần thời gian để thiết lập? So với các nguồn đồng hồ khác, nó dường như mất nhiều chu kỳ hơn.

Cảm ơn

Giải thích sâu hơn: PLL thực sự tạo ra chu kỳ đồng hồ trong suốt thời gian đó. Vấn đề là cho đến khi đạt được "khóa", các chu kỳ xung nhịp đôi khi có thể quá ngắn để cho phép CPU hoạt động chính xác, vì điện áp điều khiển VCO dao động cả trên và dưới giá trị đích trước khi lắng xuống.

Vì vậy, thông số kỹ thuật này thực sự nói với bạn là đây là khoảng thời gian trước khi tần số xung nhịp được tạo ra bởi PLL được đảm bảo nằm trong phạm vi yêu cầu của phần còn lại của chip.

Thông số kỹ thuật này không dựa trên tốc độ chạy của VCO, mà dựa trên băng thông của phản hồi nội bộ của PLL. Có sự đánh đổi giữa khởi động nhanh (băng thông rộng) và jitter thấp (băng thông hẹp). Một số chip thực sự cung cấp cho bạn khả năng chọn các băng thông khác nhau cho các ứng dụng khác nhau.

Bạn đúng rằng 1K CK có nghĩa là 1000 chu kỳ đồng hồ.

Có, phải mất nhiều thời gian vì PLL phải điều chỉnh tần số qua một phạm vi rộng cho đến khi đạt được giá trị chính xác bằng cách đạt được khóa pha. Quá trình khóa pha sẽ mất nhiều thời gian hơn nếu bạn bỏ qua PLL.