Bạn có sử dụng VHDL ngày nay không?

Tôi là sinh viên ngành Kỹ thuật điện và tôi đang học ngôn ngữ mô tả phần cứng được gọi là VHDL. Tôi đã tìm kiếm nó trên Google để tìm IDE (tôi đang dùng mac), nhưng ngôn ngữ này có vẻ khá chết.

Vì vậy, đây là câu hỏi của tôi: trong công việc tương lai của tôi là một kỹ sư điện, VHDL sẽ hữu ích cho tôi? Bạn đang sử dụng nó?

CẬP NHẬT: Cảm ơn tất cả mọi người vì câu trả lời, tôi rõ ràng đã sai với ấn tượng đầu tiên của mình.

Tôi chỉ sử dụng VHDL. Nó là xa chết. Một vài năm trước đây có vẻ như là một sự phân chia 50/50 giữa những người sử dụng VHDL hoặc Verilog (tốt nhất là bằng chứng giai thoại), nhưng tôi nghi ngờ rằng nó đã thay đổi nhiều kể từ đó.

Phiên bản gần đây nhất của VHDL là "VHDL-2008", theo thuật ngữ tiêu chuẩn ngôn ngữ chỉ là ngày hôm qua.

Nếu bạn có kế hoạch làm việc với logic lập trình (ví dụ: FPGA, không phải MCU), VHDL và Verilog là hai ngôn ngữ bạn sẽ phải biết. Là sinh viên, có lẽ bạn sẽ phải học cả hai, sử dụng cả hai và được kiểm tra cả hai. Đó chắc chắn là trường hợp của tôi (và tôi chỉ học một vài khóa về thiết kế ASIC), mặc dù đã lâu rồi.

Rất có thể VHDL hoặc Verilog sẽ thích hợp hơn với bạn. Tôi có một sở thích cá nhân cho Verilog, nhưng biết cả hai đều giúp ích.

Là một kỹ sư tương lai, bạn có thể tăng gấp đôi cơ hội có được một công việc tốt trong việc thiết kế với các GPU (và các công nghệ tương tự) nếu bạn có thể sử dụng cả Verilog và VHDL.

Bạn nên cố gắng đưa ra lựa chọn không liên quan (với bạn) nếu có thể, sở thích cá nhân sang một bên. Một ngôn ngữ chỉ là một phương tiện để đạt được một mục tiêu, không phải là một kết thúc trong chính nó. Hãy xem xét bản thân bạn may mắn chỉ có hai HDL lớn ngoài kia. Nếu bạn là một nhà khoa học máy tính, bạn sẽ phải học một tá ngôn ngữ lập trình hoàn toàn khác nhau và có thể học một ngôn ngữ mới trong vài giờ và hiểu được thành ngữ của nó sau nhiều ngày.

Ngoài ra: ngôn ngữ lập trình (được sử dụng để điều khiển hoạt động của Turing Machines) và ngôn ngữ mô tả phần cứng (được sử dụng để kiểm soát cấu hình phần cứng) là những thứ khác nhau hoàn toàn, mặc dù hầu hết các HDL đều có cấu trúc trông giống ngôn ngữ lập trình hoặc biến chúng thành lập trình ngôn ngữ cũng có . Nếu điều này gây nhầm lẫn, chỉ cần chấp nhận rằng bạn không thể viết hệ điều hành máy tính bằng VHDL, giống như bạn không thể mô tả CPU RISC bằng C.

VHDL không phải là một ngôn ngữ chết. Vấn đề của bạn là bạn đã tìm kiếm các công cụ để lập trình VHDL trên Mac OS X. Thật không may, có rất ít tùy chọn để thực hiện lập trình HDL (Verilog hoặc VHDL) đàng hoàng từ máy Mac. Tùy chọn thực sự duy nhất tôi biết (trong đó real là một tính từ khá linh hoạt) là Trình mô phỏng Verarus của Icarus .

Tùy chọn thực tế khác, và tùy chọn tôi chọn, là Boot Camp máy Mac của bạn và chọn các công cụ dựa trên Windows hoặc Linux theo cách đó.

Có, tôi sử dụng VHDL hàng ngày. Và C ++, C, Matlab, Python . Ít thường xuyên hơn, tôi cũng sử dụng các tập lệnh TCL, Perl, Makefiles, Bash-scripts và thậm chí là các tập lệnh CMD (aagh!)

VHDL chắc chắn không chết. Nó cạnh tranh với Verilog ngôn ngữ (hay chính xác hơn là với Sucigator của Verilog, SystemVerilog).

Hiểu biết của tôi là vì bất kỳ lý do gì trong lịch sử, VHDL là ngôn ngữ phổ biến hơn cho thiết kế FPGA và ngược lại với thiết kế ASIC.

Các ngôn ngữ được tổng hợp khá khác nhau, nhưng đủ giống nhau về mặt tinh thần, với mục đích thiết kế, chúng gần như có thể hoán đổi cho nhau. Vì vậy, nó chủ yếu phụ thuộc vào tổ chức được sử dụng.

Bây giờ so với các ngôn ngữ lập trình (VHDL và Verilog là HDL (Langauges mô tả phần cứng), không phải ngôn ngữ lập trình) không có nhiều công cụ miễn phí đáng giá. Các công cụ tốt nhất thường là các sản phẩm thương mại đắt tiền (mặc dù chúng thường cung cấp giấy phép học tập miễn phí).

Tôi đã từng sử dụng VHDL vì đó là những gì tôi được dạy ở trường. Bây giờ tôi sử dụng Verilog đơn giản vì đây là ngôn ngữ duy nhất mà hầu hết các công cụ FPGA / HDL mã nguồn mở hỗ trợ như YOSYS, IceStorm, PrjTrellis, v.v. Lattice phát hành các công cụ của họ cho OS X. Người ta có thể sử dụng Wine, nhưng tôi đã phát hiện ra các công cụ nguồn mở là các đơn đặt hàng có cường độ nhanh hơn (chưa kể chúng là miễn phí).

Cuối cùng, lý do lớn nhất mà tôi có khi sử dụng Verilog là công cụ Verilator. Verilator cho phép bạn biên dịch Verilog thành mã C và khởi tạo phần cứng trên máy tính có thể giao tiếp với các thư viện khác theo nghĩa đen. Tôi thực hiện thiết kế Mạng Convolutional trong HDL, vì vậy điều này có nghĩa là tôi có thể có dữ liệu đẩy python vào FPGA ảo của mình và nhận lại hình ảnh. Tôi thậm chí đã nghe nói về những thứ điên rồ, nơi người tạo ra ZipCPU đã tải và tương tác với các luồng dữ liệu trên đồ họa ảo của anh ấy. Verilator không may chỉ hỗ trợ Verilog - nhưng đó là những gì nó được.

Ngoài ra, giáo sư hệ thống nhúng của tôi nói rằng VHDL đã được sử dụng phổ biến trong giáo dục và sử dụng bởi chính phủ vì đây là một tiêu chuẩn mở ngay từ đầu. Sau khi đóng cửa trong 10 năm hoặc lâu hơn, Verilog cuối cùng đã được xuất bản dưới dạng một tiêu chuẩn mở. Đến lúc này, VHDL đã để lại dấu ấn.

Tôi sẽ lặp lại các câu trả lời khác khi nói VHDL còn lâu mới chết. Đây là một trong hai ngôn ngữ bạn có thể chọn để thiết kế một đồ họa từ đó. Như đã nêu trong các câu trả lời khác, Verilog là lựa chọn duy nhất khác của bạn. Do đó, tôi chỉ làm việc ở những nơi sử dụng VHDL (dường như là khu vực, ngôn ngữ nào sẽ được sử dụng). Nếu bạn muốn các công cụ thiết kế theo một trong hai, tôi khuyên bạn nên chọn bộ XST của Xilinx hoặc bộ Quartus của Altera.

Nếu bạn muốn có được một thước đo tốt về việc VHDL còn sống hay không, hãy thử tìm kiếm một số trang web tìm việc làm như dice.com, monster.com hoặc really.com cho vhdl. Bạn sẽ tìm thấy thêm một chút thích hợp mà lập trình C / C ++ tiêu chuẩn, nhưng rất đáng mong đợi.

Tôi đã sử dụng VHDL tại Intel và Qualcomm, cũng như tại các công ty công nghiệp quốc phòng khác nhau và tại các công ty khởi nghiệp.

Các chip MSM của Qualcomm đi trong điện thoại di động được viết bằng VHDL. Tôi đồng ý với các áp phích khác rằng nó dường như là khu vực, mặc dù.

Kỹ thuật điện là một lĩnh vực rộng lớn và cuối cùng bạn có thể không cần Vhdl nếu bạn quyết định chuyên về RF. Nhưng nếu bạn đang đi vào phần cứng kỹ thuật số và / hoặc thiết kế Fpga thì bạn sẽ cần VHDL hoặc Verilog và một loạt các ngôn ngữ kịch bản khác như TCL, Perl, Python và Matlab. Không cần phải quá quan tâm đến sự lựa chọn giữa VHDL và Verilog. Họ chỉ là một ngôn ngữ để thể hiện thiết kế của bạn. Các nguyên tắc cơ bản của thiết kế kỹ thuật số vẫn giữ nguyên.

Như những người khác đã nói, VHDL và Verilog được sử dụng để mô tả thiết kế phần cứng kỹ thuật số. Sau đó, mã được xử lý bởi một công cụ "tổng hợp" tạo ra logic sẽ đạt được phần cứng được mô tả của chúng tôi, về cơ bản dẫn đến một danh sách mạng.

VHDL phổ biến hơn ở châu Âu và Verilog phổ biến hơn ở Mỹ. Tuy nhiên, tốt nhất là học cả hai. Trong một công việc cho, bạn sẽ chỉ sử dụng một trong số họ. Tuy nhiên, có thể phải đọc mã trong một trong hai.

Tôi đã là một kỹ sư trong một vài năm và đã thấy VHDL được sử dụng trong mọi trường hợp. Tôi đến từ Vương quốc Anh.

Điểm chính của sự tranh cãi là vì các thiết kế đã trở nên quá phức tạp trong những năm qua, chúng tôi cần cách tiếp cận mới trong xác minh thiết kế. Đây là nơi chúng tôi sử dụng mô phỏng để chứng minh rằng thiết kế của chúng tôi hoạt động như dự định. Đây là giai đoạn quan trọng nhất của chu trình thiết kế và là giai đoạn dành nhiều thời gian nhất.

Nhiều năm trước, một ngôn ngữ có tên SystemVerilog đã được tạo ra để thêm các tính năng mạnh mẽ vào Verilog, sau đó có thể được sử dụng để cải thiện thiết kế khả năng xác minh thiết kế của nó. SystemVerilog chứa Verilog bên trong nó và hơn thế nữa. SystemVerilog là ngôn ngữ xác minh phần cứng HVL, trong khi Verilog và VHDL là HDL tức là ngôn ngữ mô tả phần cứng. Điều này làm cho VHDL trông yếu hơn han Verilog vì nếu người ta muốn sử dụng một ngôn ngữ và phần mềm duy nhất để viết các thiết kế phức tạp và xác minh chúng bằng các kỹ thuật phức tạp như tạo ra các kích thích ngẫu nhiên bị ràng buộc và các thử nghiệm dựa trên khẳng định, họ sẽ phải chọn SystemVerilog và bỏ VHDL. Tuy nhiên, gần đây, một phương pháp được gọi là OSVVM đã được tạo ra, tận dụng lợi thế của VHDL-2008 để đạt được các tính năng tương tự được tìm thấy trong SystemVerilog nhưng trong VHDL.

Tại thời điểm này, bạn có thể học hoặc an toàn.

Tôi phải nói VHDL sắp chết. lý do:

1. vhdl2008 chưa được EDA hỗ trợ đầy đủ. Bây giờ là 2018
2. Thư viện chỉ là ok. Nhưng nếu bạn muốn các tính năng ưa thích, nó quá khó. Ví dụ, có quá nhiều câu hỏi về ieee_proposedinternet. Tệp IO thật điên rồ.
3. Tôi thích phong cách nghiêm ngặt, nhưng nó không nên bất tiện hoặc dư thừa. v2008 làm cho nó tốt hơn, nhưng nó chưa được EDA hỗ trợ đầy đủ. Vì vậy, tôi vẫn sử dụng v93.
4. Xác minh tên miền SystemVerilog.

Tôi biết có một số công ty đã đặt SV lên mức ưu tiên cao hơn VHDL liên quan đến thiết kế RTL. Vì vậy, đối với người mới bắt đầu, chỉ cần học SV.

VHDL là ngôn ngữ của quỷ. Tất cả các ngành công nghiệp thương mại và quân đội bờ tây sử dụng Verilog. Chỉ có các công ty quân sự khủng long cũ ở bờ biển phía đông (như BAE) sử dụng VHDL. Đó là giảm khoảng 50% trong việc gõ khi sử dụng VHDL câu thơ Verilog. Bây giờ bạn đang bắt đầu thấy các công ty quân sự bờ đông cuối cùng đã phá vỡ và áp dụng Verilog. Bạn đã bao giờ nghe nói về Hệ thống VHDL chưa? VHDL cuối cùng sẽ đi theo con đường như ngôn ngữ phần mềm Ada.