Kỹ thuật điện vhdl

11

VHDL và Verilog là HDL trong ngày. Những lợi thế của một trong hai người không có kinh nghiệm với HDL là gì?

94 vhdl verilog hdl

2

Thiết kế ASIC khác với tổng hợp HDL của FPGA như thế nào?

Tôi đã có một số kinh nghiệm với các bộ công cụ FPGA / HDL như Xilinx ISE, Lattice Diamond, v.v. Quy trình công việc chung là viết Verilog / VHDL, mô phỏng, thử nghiệm và sau đó lập trình cho FPGA. Tôi đã nghe một vài người nói rằng …

42 fpga vhdl verilog software asic

7

Việc triển khai có thể đọc và giáo dục của CPU trong HDL

Bạn có thể đề xuất một triển khai CPU có thể đọc và giáo dục trong VHDL hoặc Verilog không? Tốt nhất là một cái gì đó tài liệu tốt. Tái bút: Tôi biết tôi có thể nhìn vào opencores, nhưng tôi đặc biệt quan tâm đến những thứ mọi …

37 microprocessor fpga softcore verilog vhdl

10

IDE miễn phí cho VHDL và Verilog [đã đóng]

Tôi thích học VHDL và Verilog. Tôi đã tự hỏi nếu có bất kỳ IDE miễn phí cho những người?

29 vhdl verilog ide

6

VHDL: Chuyển đổi từ loại INTEGER sang STD_LOGIC_VECTOR

Tôi đã xây dựng bộ đếm mod-16 và kết quả đầu ra là INTEGER (tất cả các ví dụ tôi thấy đã sử dụng INTEGER). Tôi đã xây dựng bộ giải mã hiển thị hex-to-7 phân đoạn và đầu vào của nó là STD_LOGIC_VECTOR (đã viết theo cách đó vì …

28 vhdl

17

Bộ kit dev dev giá cả phải chăng nhất để học lý thuyết VHDL và FPGA?

Tôi đang tìm kiếm thứ gì đó mà tôi có thể chơi xung quanh nhưng không chi tiêu quá nhiều. Tôi không đủ điều kiện để được giảm giá học tập, vì vậy hãy tính đến điều đó khi đưa ra đề xuất.

27 fpga vhdl

4

VHDL: Thành phần vs Thực thể

Tôi tự hỏi sự khác biệt giữa các thành phần một thực thể. Tôi muốn biết trong trường hợp nào là tốt hơn để sử dụng các thành phần thay vì các thực thể. Cảm ơn bạn rất nhiều.

25 vhdl components

11

Câu hỏi phỏng vấn VHDL - phát hiện nếu một số có thể được chia cho 5 mà không có phần còn lại

Tôi thấy một câu hỏi phỏng vấn hay cho VHDL - xây dựng một hệ thống nhận số và phát hiện nếu nó có thể được chia cho 5 mà không có phần còn lại. Tôi đã cố gắng giải quyết điều đó bằng một máy trạng thái (tôi cho …

24 vhdl state-machines

4

std_logic hay std_ulogic?

Dường như thế giới đã quyết định rằng std_logic(và std_logic_vector) là cách biểu diễn bit mặc định trong VHDL. Thay thế sẽ là std_ulogic, mà không được giải quyết. Điều này làm tôi ngạc nhiên vì thông thường, bạn không mô tả xe buýt , vì vậy bạn không muốn …

24 vhdl

7

Làm thế nào để tôi học HDL

Tôi có một khóa học về Thiết kế kỹ thuật số trong học kỳ này và chỉ thích nó. Bây giờ tôi biết rằng hầu hết các công việc trong hệ thống nhúng và thiết kế kỹ thuật số được thực hiện trên các trình giả lập máy tính trước …

24 simulation vhdl verilog hdl

4

VHDL có thể làm hỏng đồ họa

Tôi đã đọc ở đâu đó rằng mã VHDL xấu có thể dẫn đến thiệt hại cho đồ họa. Thậm chí có thể làm hỏng một FPGA với mã VHDL? Những loại điều kiện sẽ gây ra điều này và các trường hợp xấu nhất là gì?

22 fpga vhdl

4

VHDL IDE cho môi trường GNU / linux

Tôi phải học VHDL từ 0 và tôi muốn có một tùy chọn chạy dưới nhân linux thay vì NT / Windows: có mẹo gì không? Tôi cũng có thể thực sự đánh giá cao một số liên kết tốt đến các tài nguyên VHDL tốt cho người mới bắt …

19 vhdl ide

1

Xác minh CPU mềm

Tôi hiện đang trong quá trình thiết kế CPU đơn giản trong VHDL bằng Xilinx ISE và ISIM. Phần thiết kế đang rất tốt, nhưng dường như tôi không thể tìm ra cách xác minh một cách nhất quán. Ngay bây giờ tôi có một băng ghế thử nghiệm VHDL …

18 fpga vhdl cpu test

3

Bất kỳ môi trường Mac OS X gốc nào để bắt đầu với VHDL / FPGA?

Tiêu đề tổng hợp khá nhiều câu hỏi của tôi: Có môi trường Mac OS X gốc nào để bắt đầu với VHDL / FPGA không?

18 fpga vhdl mac

3

VHDL: số nguyên để tổng hợp?

Tôi hơi bối rối về việc tôi có nên sử dụng các số nguyên trong VHDL cho các tín hiệu và cổng tổng hợp, v.v. Tôi sử dụng std_logic ở các cổng cấp cao nhất, nhưng bên trong tôi đang sử dụng các số nguyên có phạm vi ở khắp …

17 vhdl synthesis

Câu hỏi được gắn thẻ «vhdl»