Có bất kỳ công cụ tổng hợp mã nguồn mở hoặc miễn phí nào có thể chuyển đổi Verilog RTL thành một netlist cổng chung không? (bao gồm NAND, NOR, XOR, D-flops / thanh ghi chung, v.v. Không yêu cầu tối ưu hóa.). Nếu không phải là ngôn ngữ đầy đủ, thì còn một tập hợp con "hữu ích" của RTL (ngoài danh sách mạng cấp độ cổng Verilog) thì sao?
Câu trả lời:
Yosys thực hiện chính xác những gì bạn muốn và hỗ trợ một phần lớn Verilog-2005. Hãy xem các thư mục * / rtl / tại https://github.com/cliffordwolf/yosys-bigsim/ để biết các ví dụ có thể được tổng hợp với Yosys.
Tiết lộ: Tôi là tác giả của Yosys.
Icarus Verilog, công cụ OSS, rất tiện dụng, thậm chí còn có cả trình giả lập. http://iverilog.icarus.com/
Đây là một công cụ mô phỏng và tổng hợp Verilog. Nó hoạt động như một trình biên dịch, biên dịch mã nguồn được viết bằng Verilog (IEEE-1364) thành một số định dạng đích. Đối với mô phỏng hàng loạt, trình biên dịch có thể tạo ra một hình thức trung gian được gọi là lắp ráp vvp. Để tổng hợp, trình biên dịch tạo danh sách net theo định dạng mong muốn. Trình biên dịch thích hợp nhằm phân tích và xây dựng các mô tả thiết kế được viết theo tiêu chuẩn IEEE Std 1364-2005.
Icarus Verilog là một công việc đang tiến triển, và vì tiêu chuẩn ngôn ngữ cũng không đứng yên, nên có lẽ nó sẽ luôn như vậy. Đó là như nó phải được. Tuy nhiên, thỉnh thoảng tôi sẽ phát hành ổn định và sẽ cố gắng không rút lại bất kỳ tính năng nào xuất hiện trong các bản phát hành ổn định này.
Mục tiêu chuyển chính là Linux, mặc dù nó hoạt động tốt trên nhiều hệ điều hành tương tự. Nhiều người đã đóng góp các tệp nhị phân được biên dịch sẵn cho các bản phát hành ổn định cho nhiều mục tiêu khác nhau. Các bản phát hành này được chuyển bởi các tình nguyện viên, vì vậy những gì nhị phân có sẵn tùy thuộc vào người dành thời gian để làm bao bì. Icarus Verilog đã được chuyển sang Hệ điều hành khác, như một công cụ dòng lệnh và có các trình cài đặt cho người dùng không có trình biên dịch. Bạn cũng có thể biên dịch nó hoàn toàn bằng các công cụ miễn phí, mặc dù có các tệp nhị phân được biên dịch sẵn của các bản phát hành ổn định.
Tôi nghĩ rằng nhu cầu của bạn được phục vụ tốt nhất bởi HDL Phân tích và Kiến trúc sư Netlist (HANA): https://sourceforge.net/projects/sim-sim/files / Nó hỗ trợ gần như toàn bộ các cấu trúc Verilog 1995-2001. Nó tạo đầu ra theo các cổng chung ở định dạng Verilog. Ngoài ra, bạn có thể chỉ định thư viện công nghệ sẽ được ánh xạ tới. Nó có định dạng thư viện riêng của mình.