Yêu cầu xem lại: Đầu dò dao động vi sai DIY DC đến 50 MHz

Do chi phí của các đầu dò vi sai thích hợp, tôi đã quyết định tự làm. Các yêu cầu là:

• Băng thông DC đến 50 MHz 3db
• Một vài dải điện áp đầu vào có thể lựa chọn, từ 3V pk-pk đến 300 V pk-pk
• Tốt hơn tỷ lệ từ chối chế độ chung 1/500
• Một con số tiếng ồn "đủ tốt"
• Có thể thực hiện với sự lựa chọn hạn chế các bộ phận từ cửa hàng điện tử địa phương của tôi
• Bố trí khả thi cho một PCB 2 mặt được gia đình khắc với các thành phần hàn tay.

Tôi có ít kinh nghiệm thiết kế các mạch tương tự tốc độ cao, vì vậy tôi rất muốn nhận được phản hồi, bao gồm cả những lời chỉ trích, về thiết kế khái niệm. Tôi cũng có một vài câu hỏi liên quan đến các khía cạnh cụ thể của việc thực hiện:

• Tôi có thể thoát khỏi mà không có trở kháng phù hợp với cả hai đầu của sự dỗ dành , cho biết làm thế nào tín hiệu mang được sẽ chỉ đạt đến 50 MHz và cáp dài dưới 1 m? Tôi chỉ muốn kết thúc đầu cuối phạm vi thành 50 ohms (và trực tiếp điều khiển dỗ ở đầu dò), vì điện trở nối tiếp 50 ohms ở đầu đầu dò sẽ chia điện áp cho phạm vi nhìn thấy cho 2.

• Các nguồn hiện tại của BJT có đủ nhanh để chìm 5 mA không đổi với biên độ cao (3 V pk-pk tại cổng JFE) tín hiệu 50 MHz không?

• Việc bổ sung một cuộn cảm giữa nguồn của mỗi JFE và bộ thu của BJT tương ứng có phải là cách hợp lý để đảm bảo dòng thoát JFE không đổi ở tần số cao hơn, hay mạch đó chắc chắn dao động?

• Làm thế nào lành mạnh là bố trí PCB của tôi , có bất kỳ thiếu sót rõ ràng? bạn sẽ làm gì khác?

Để hỗ trợ các dải điện áp khác nhau, thiết kế sơ bộ của tôi dựa vào các bộ suy giảm thụ động bên ngoài cắm vào đầu nối tiêu đề 3 chân (J1). Bộ suy giảm sẽ có các điện trở và tụ điện của tông đơ để phù hợp với các đầu vào đảo ngược và không đảo ngược trên toàn bộ dải tần. Minh họa dưới đây là bộ suy giảm 1:10 (khoảng +/- 30 V).

^{mô phỏng mạch này - Sơ đồ được tạo bằng CircuitLab}

Mặt trước của bộ khuếch đại được hiện thực hóa với các bộ theo nguồn JFE để cung cấp trở kháng cao cho tầng suy hao. Cấu trúc liên kết này đã được chọn để tránh dòng điện phân cực đầu vào tương đối cao (trường hợp xấu nhất 2μA) của op amp có sẵn. Các nguồn hiện tại của bóng bán dẫn lưỡng cực đảm bảo dòng thoát tương đối ổn định cho các JFE trên toàn bộ dải điện áp đầu vào.

Bộ khuếch đại vi sai dựa trên op amp cũng chịu trách nhiệm lái 1 m dỗ dỗ RG-174 50 ohm. Trong khi op amp được quảng cáo là có thể lái dỗ trực tiếp, có dấu chân cho điện trở kết thúc.

Nguồn được cung cấp bởi pin 9 V, với nửa còn lại của op amp hoạt động như một nguồn mặt đất ảo. Một đèn LED màu đỏ thực hiện chức năng kép cho biết đầu dò đang bật và cung cấp điện áp phân cực ~ 1,8 V cho các nguồn hiện tại.

Các thành phần:

• Rò rỉ thấp (<5nA), điốt bảo vệ đầu vào 2pF: BAV199
• JFE : SST 310
• BJT: BC847b
• Bộ khuếch đại kép 70 MHz GBW, 1kV / s : LT1364
• Điện trở chính xác 4x (0,1%, 2,2kΩ) cho phần diff amp.

Sau khi thực sự xây dựng điều

Cuối cùng tôi có thể trả lời câu hỏi của riêng tôi trong nhận thức muộn màng. Tôi đã xây dựng mạch như đặc trưng trong câu hỏi, với bộ suy giảm 1:10.

• Tôi có thể thoát khỏi mà không có trở kháng phù hợp với cả hai đầu của sự dỗ dành ...

  Có, nhưng tính toàn vẹn tín hiệu bị làm như vậy. Dấu vết màu xanh là sóng vuông thời gian tăng và giảm ~ 6 ns (được tạo bởi bộ dao động thư giãn dựa trên 74HC14 ) như được đo bằng đầu dò thụ động 1:10 tiêu chuẩn. Trong bốn ảnh chụp màn hình đầu tiên, dấu vết màu vàng là đầu ra của đầu dò vi sai DIY, nhân với 10 theo phạm vi, như được kết nối trong sơ đồ. Ảnh chụp màn hình cuối cùng là đầu nối SMA được thăm dò trực tiếp bởi một đầu dò thụ động 1:10 khác. Phạm vi là Rigol DS1052E 50 MHz, với đầu vào 1MΩ 15pF.

  

  Có thể thấy, việc kết thúc cả hai đầu dẫn đến tín hiệu sạch mà không bị quá tải, nhưng chỉ có băng thông khoảng 13 MHz. Thời gian tăng nhanh nhất đạt được bằng cách tránh tải opamp, chỉ ra rằng trở kháng tải thấp làm chậm opamp xuống rất nghiêm trọng.

• Các nguồn hiện tại của BJT có đủ nhanh để chìm 5 mA không đổi ...

  Đúng. Bộ đệm JFE và các nguồn hiện tại thiên vị của chúng thực hiện hoàn hảo khi đáp ứng tần số. Băng thông bị tắc nghẽn bởi sự lựa chọn opamp.

• Việc bổ sung một cuộn cảm giữa nguồn của mỗi JFE và bộ thu của BJT tương ứng có phải là cách hợp lý để đảm bảo dòng thoát JFE không đổi ...

  Nó không cần thiết, vì vậy tôi đã không thử. Không ý kiến.

• Làm thế nào lành mạnh là bố trí PCB của tôi ...

  Tôi không có vấn đề gì liên quan đến bản thân bố cục, nhưng tôi hoàn toàn nên thiết kế bảng với việc gắn vào một trường hợp được che chắn trong tâm trí. Nhiệt co lại hoàn toàn không làm được, mạch trở kháng rất cao rất dễ bị ảnh hưởng bởi tất cả các loại nhiễu. Ngay cả việc di chuyển bàn tay của tôi dưới bàn, đầu dò cũng ảnh hưởng đến các phép đo bằng cách ghép điện dung.

Một thiếu sót không lường trước với thiết kế của tôi là không có khả năng sửa cho điện áp bù đầu ra. Hóa ra, JFE là những bông tuyết độc đáo: Điện áp Ngưỡng có thể thay đổi vài trăm milivol, ngay cả trong các bóng bán dẫn từ cùng một đợt. Khi tôi lần đầu tiên xây dựng đầu dò, nó tạo ra +600 mV với các đầu dò được nối ngắn lại với nhau. Tôi đã mở các JFE, kiểm tra tất cả những gì có trong hộp phụ tùng của tôi và hàn hai cái phù hợp nhất với nhau vào bảng. Bây giờ phần bù là nhỏ hơn, nhưng vẫn còn đáng kể + 30mV. Các phiên bản trong tương lai nên có cơ chế bù cho điện áp bù này bằng nồi tông đơ.

Một vấn đề khác là dải điện áp đầu vào. Điện áp âm được xử lý tuyến tính xuống đến -30 V trở xuống, nhưng điện áp dương trên +6 V (suy giảm đến +0,6 V) dần dần gây ra biến dạng nhiều hơn. Điều này được gây ra bởi các tín đồ nguồn JFE bão hòa khi chúng chạm vào đường ray cung cấp tích cực, bị làm trầm trọng hơn bởi điện áp ngưỡng cửa cống -2,1 V, có nghĩa là đầu vào 0 V đã gây ra đầu ra +2.1 V.
Cách khắc phục thích hợp là thiên vị các bộ suy giảm thành -2,1 V thay vì nối đất.

Bạn đã làm rất nhiều công việc tốt ở đây.

Nhưng những phần bạn đã chọn không thể đáp ứng thông số kỹ thuật của bạn.

Bạn có bất kỳ thông số kỹ thuật thiết kế?
Bước vượt quá% (trên cáp kết thúc với 50R), lỗi tăng 0 ~ 50 MHz, bù DC, Pwr, bật / tắt công tắc? Mức độ bảo vệ ESD? Chân ngắn để lưu trữ?

Bạn có nghĩ rằng các điốt BAS sẽ đủ nhanh để bảo vệ các FET khỏi ESD với kết nối trực tiếp không? Tôi nhớ trong rất nhiều thập niên EE trẻ tuổi đã thổi bay các FET mặt trước trên Tek FET được đệm Diff Probes thổi với 25V. Tôi sẽ thêm loạt R để giới hạn dòng điện vào đầu vào và thay thế BAV99 bằng điốt ESD của TI. 0,5pF TPD1E04U04. Các điốt phải tiến hành nhanh hơn các FET để bảo vệ chúng và ESD có thể là 10 ampe trong picosecond.

Tôi có thể đã xem xét Bộ đánh giá cho bố cục của AD8001 .

16 Trong kho MIỄN PHÍ giao hàng vào ngày làm việc tiếp theo £ 8,04 từ RS Electronics

Thông số kỹ thuật: điện dung đầu vào 1,5pF 800 MHz GBW, PSRR> 50dB

Chọn mức tăng x1 x10 với mức tăng trên bảng chọn.
Pref sử dụng cáp 50 Ohm và 50 Ohm terminator đủ 800MHz băng thông để 80MHz.

Sử dụng thiết kế cơ khí thăm dò Tektronics Diff Fet cho các chân đầu dò. Mặc dù các mô hình Tek mới hơn bắt đầu ở mức $ 6k, chúng hoạt động lên đến phạm vi x GHz. Nhưng đối với các đầu hàn cầm tay và dùng một lần, hãy xem xét các đầu dò của chúng.

Vì là chip phản hồi hiện tại, trở kháng đầu vào là không theo quy tắc
+ Đầu vào 10 MIn
HPInput 50