Ethernet RMII trên hai lớp PCB

GIỚI THIỆU: Tôi đang hướng tới việc thiết kế một hệ thống kết nối Ethernet như một sở thích (nghĩa là có nhiều thời gian nhưng không muốn chi tiêu nhiều). Các hạn chế thiết kế của tôi lý tưởng nhất là bám vào PCB 2 lớp 100mm x 100mm với các lỗ tối thiểu 0,3mm và rãnh / khe hở 0,15mm, tổng số chồng lên tới 0,6mm. Chi phí sản xuất PCB 4 lớp trong nhà sản xuất mà tôi biết vượt quá chi phí của các linh kiện với số lượng tôi cần (chỉ một chiếc thực sự, nhưng có tới 10 PCB có cùng chi phí trong trường hợp cụ thể của tôi).

TIẾP CẬN CỦA TÔI: Một vi điều khiển ATSAME54N20 với Ethernet MAC tích hợp được kết nối với RMII với KSZ8091RNA PHY trong Altium Designer.

CÂU HỎI 1: Tỷ lệ thành công của tôi là gì? Duy trì trở kháng đặc tính 68ohms đối với GND (GND vẫn chưa đổ) đối với dấu vết RMII dường như là không thể ngay cả với tùy chọn xếp chồng chiều cao tổng cộng 0,6mm, nhưng chiều dài dấu vết tối đa nhỏ hơn 30 mm, với dấu vết như CLK dài 4mm. Là các vấn đề đổ chuông và phản xạ có khả năng phát sinh trong một mạch như thế này?

CÂU HỎI 2: Cả hai dấu vết TX được định tuyến cùng nhau và tách biệt với các dấu vết RX, mặc dù không có kết hợp độ dài nào được thực hiện. Tôi nên xem xét dung sai phù hợp chiều dài chặt chẽ?

CÂU HỎI 3: NET được tô sáng ví dụ các ví dụ bằng cách đi qua hai chân không được sử dụng sẽ được đặt thành trở kháng cao. Đây có phải là thông lệ? Là toàn vẹn tín hiệu bị ảnh hưởng bởi làm điều này? Là sử dụng vias thực hành tốt hơn?

CHÚ THÍCH 1: Tôi đã tìm thấy các chủ đề thảo luận về dấu vết chạy qua các miếng pin NC, trong trường hợp của tôi, tôi đang tự hỏi về các chân không được sử dụng tốt. Tôi cũng đã xem qua bài đăng này , nhưng tôi dự định sẽ hàn lại bảng này và thiếu kinh nghiệm làm việc đó, vì vậy tôi muốn tránh cắt chân và xử lý các lực căng bề mặt không đồng đều tác động lên chip.

CHÚ THÍCH 2: Các rãnh trở kháng vi sai 100ohm từ PHY đến từ tính chưa được chạy, nhưng chúng ra khỏi PHY mà không đến gần các tín hiệu RMII.

CHÚ THÍCH 3: Tôi nhân cơ hội này để cảm ơn cộng đồng vì kiến ​​thức và sự giúp đỡ của họ. Tôi hy vọng ai đó tìm thấy bài viết của tôi hữu ích trong tương lai!

THEO SÁT:

• Tất cả các lưới RMII có chiều dài khớp với 29,9mm +/- 0,1mm.
• Các chân không được sử dụng không được sử dụng để chạy dấu vết.
• Stackup bao gồm một bảng tổng độ dày 1.6mm và không có trở kháng được kiểm soát nào được thực hiện.
• GND vẫn cần phải được đổ, cùng với một số đa giác 3,3V, không vi phạm dưới bất kỳ dấu vết nào.

Thiết kế này có tốt hơn không?

Có vẻ như nó có thể làm việc?

SAU 2:

- Một ống dẫn sóng coplanar với mặt đất đã được thực hiện cho một trận đấu trở kháng gần hơn.

Câu trả lời toàn diện nhất cho trở kháng đường truyền chính xác cho dấu vết RMII mà tôi tìm thấy là Wikipedia:

Các tín hiệu RMII được coi là tín hiệu gộp chứ không phải là đường truyền; không chấm dứt hoặc trở kháng có kiểm soát là cần thiết; ổ đĩa đầu ra (và do đó tốc độ quay) cần phải càng chậm càng tốt (thời gian tăng từ 1 trừ5 ns) để cho phép điều này. Trình điều khiển nên có thể lái 25 pF điện dung cho phép dấu vết PCB lên đến 0,30 m. Ít nhất là tiêu chuẩn nói rằng các tín hiệu không cần phải được coi là đường truyền. Tuy nhiên, ở tốc độ cạnh 1 ns một dấu vết dài hơn khoảng 2,7 cm, hiệu ứng đường truyền có thể là một vấn đề đáng kể; tại 5 ns, dấu vết có thể dài hơn 5 lần. Phiên bản IEEE của tiêu chuẩn MII liên quan chỉ định trở kháng theo dõi 68 .. National khuyến nghị nên chạy các dấu vết 50 with với các điện trở kết thúc loạt 33 Ω (thêm vào trở kháng đầu ra trình điều khiển) cho chế độ MII hoặc RMII để giảm phản xạ.

Một số khác bao gồm thông số RMII v1.2:

Tất cả các kết nối được dự định là kết nối điểm-điểm trên PCB. Thông thường, các kết nối này có thể được coi là đường dẫn ngắn và phản xạ đường truyền có thể được bỏ qua một cách an toàn. Cả đầu nối và trở kháng đặc tính cho dấu vết PCB dài điện đều nằm trong phạm vi của thông số kỹ thuật này. Ổ đĩa đầu ra được khuyến nghị giữ ở mức thấp nhất có thể để giảm thiểu tiếng ồn cấp bảng và EMI.

Và một hướng dẫn của Sun microsystems:

Giống như tín hiệu MII, tín hiệu GMII sẽ được kết thúc nguồn để duy trì tính toàn vẹn tín hiệu theo phương trình sau: Rd (Trở kháng bộ đệm) + R (Trở kháng kết thúc nguồn = Z0 (Trở kháng đường truyền).

• Tất cả các lưới RMII có chiều dài khớp với 40mm +/- 0,1mm.
• Các chân không được sử dụng không được sử dụng để chạy dấu vết tín hiệu.
• Các chân không được sử dụng đã được sử dụng cho kết nối GND và 3.3V.
• Stackup bao gồm một bảng độ dày tổng cộng 1.6mm.

Thiết kế này có tốt hơn không?

Có vẻ như nó có thể làm việc?

Việc buộc một số chân đến 3,3V hoặc GND có thể chấp nhận được không? Tôi có thể làm mà không cần thực hành này.

Tôi nên đặt bao nhiêu vias dọc theo ống dẫn sóng coplanar? Có thêm không gian cho nhiều vias ATM.

Dấu vết GND giữa các dấu hiệu tín hiệu có chiều rộng lên tới 0,15mm, điều này có ổn không?

Cảm ơn trước sự giúp đỡ của bạn trả lời! Tôi rất trân trọng điều này !

Tôi nghĩ rằng bạn sẽ tốt cho 100BaseT (tín hiệu RMII 50 MHz), mặc dù vì những lý do khác tôi nghĩ rằng đây vẫn là một thiết kế rủi ro. Tôi không có thời gian để phân tích kỹ lưỡng về thời gian và trở kháng, nhưng tôi có thể đưa ra các nhận xét ngoài lề sau:

a) Trong khi tôi không biết bạn đang ở đâu hoặc bạn có quyền truy cập vào thẻ tín dụng hay không, PCB 4 lớp có giá rất phải chăng từ nhiều nhà chế tạo PCB. OSHpark.com đến với tâm trí. Bằng cách xử lý giới hạn này, vấn đề (b) của bạn (điểm tiếp theo) cũng được tránh.

b) Kết nối với các miếng đệm "NC" có nhiều rủi ro và gần như không có trong một thiết lập chuyên nghiệp. Có thể chúng thực sự là "NC" hoặc có thể chúng được "dành riêng" cho một số sử dụng trong tương lai trên một miếng silicon được cập nhật không chỉ đi vào một IC mới có liên quan chặt chẽ mà còn sản xuất IC này trong tương lai. Rõ ràng là sẽ có khung chì trong đó, nhưng cũng có thể liên kết dây với silicon. Bạn không biết, không phải hôm nay, và không trong tương lai. Đây là lý do tại sao mfg nói "Không kết nối"! Rằng "tài liệu tốt" (nói ai?) NC hôm nay có thể kết nối với một số silicon vào ngày mai. Nhưng có lẽ điều này không thành vấn đề trong tình huống của bạn một lần.

c) Tốc độ tín hiệu qua đồng trên FR4 là khoảng 6 "/ 15cm mỗi ns. Đánh giá từ bảng dữ liệu KSZ8091 (Sơ đồ thời gian 7.0), tôi nghĩ rằng bạn muốn thời gian của mình chính xác trong vòng 1ns. Vì vậy, bạn đã có rất nhiều không gian (độ dài) để làm việc ở đây, nhiều hơn so với bố cục 'chật chội' hiện tại của bạn, từ góc độ thời gian bạn không cần phải ở gần MCU. Cá nhân tôi sẽ không bị cuốn theo thời gian & độ dài- phù hợp trong tình huống này, tôi không nghĩ nó sẽ có vấn đề. Đã nói rằng, đó là cách tốt để các tín hiệu nhanh này có cùng độ dài, bởi vì điều này quan trọng trong các thiết kế nhanh hơn. Điều tốt là bạn có không gian để kéo PHY chip cách xa MCU để cung cấp cho bạn không gian để khớp chiều dài.

d) Tính toàn vẹn và trở kháng tín hiệu: Với mặt đất phía dưới của bạn cách 0,6mm, điều đó không giúp bạn kiểm soát được nhiều khớp nối hoặc trở kháng. Đây là lý do tại sao PCB 4 lớp tồn tại :-). Nếu tôi là bạn, tôi sẽ sử dụng khoảng trống bổ sung đó (khoảng cách giữa PHY & MCU) có sẵn (từ góc độ thời gian) để thêm một số điện trở 0402 nối tiếp với các tín hiệu 50 MHz này (đặt gần nguồn nhất), để bạn có tùy chọn làm chậm chúng và đưa thành phần R của trở kháng của bạn lên, trong trường hợp đổ chuông (phản xạ) là một vấn đề. Nếu bạn gắn bó với 2 lớp, thì tôi cũng sẽ sử dụng khoảng trống có sẵn đó giữa PHY & MCU để thêm một số đồng được kết nối mặt đất ở phía trên cùng giữa các tín hiệu tốc độ cao này.

Thật thú vị, tôi đã thấy một cái gì đó tò mò trong các thiết bị chuyển mạch Gigabit Ethernet 5 cổng GS105 giá rẻ (bên phải) và thậm chí rẻ hơn (bên trái). IIRC, là Gigabit, đây sẽ là tín hiệu ~ 250 MHz cho từ tính, trong đó người ta sẽ nghĩ rằng điều khiển trở kháng sẽ quan trọng hơn. Sau đó, một lần nữa, tôi nghi ngờ từ tính của chúng chỉ được xếp hạng 10 / 100BaseT, không phải 1000, nhưng dường như chúng cũng đang dần biến mất với điều đó!

Mẫu GS105 thậm chí còn rẻ hơn chỉ có 2 lớp:

Đối với RMII, tôi tin rằng bạn muốn tất cả các dấu vết khớp với dòng đồng hồ. Nhưng, trên một số dấu vết, bạn sẽ có thêm điện dung từ các miếng đệm phụ, điều này sẽ làm chúng chậm lại nhiều hơn, và tôi không chắc làm thế nào để giải thích cho điều đó.

10 Mbps có đủ tốt không? Nếu vậy, bạn có thể ổn.