Một hạn chế thời gian đường dẫn sai là gì?

10

Trong thế giới đồ họa, chính xác các ràng buộc đường dẫn sai cho trình biên dịch HDL là gì? Tại sao chúng hữu ích?

fpga timing hdl

— Ngẫu nhiên
nguồn

1

Đây là một khái niệm kỹ thuật số, không chỉ là một khái niệm về đồ họa.

— W5VO

14

Đường dẫn sai là đường dẫn thời gian sẽ không bao giờ thực sự được thực hiện trong thiết kế cuối cùng. Giả sử bạn đang thiết kế bộ đếm 4 bit và hóa ra có đường dẫn trễ rất chậm khi tăng từ 12 đến 13. Nếu thiết kế của bạn luôn đặt lại bộ đếm bất cứ khi nào số đếm bằng 9 thì đường chậm đó sẽ không bao giờ được nhìn thấy trong thiết kế thực tế. Bạn gắn nhãn đường dẫn chậm là đường dẫn sai để trình biên dịch không mất thời gian hoặc thêm bất kỳ logic bổ sung nào, trong nỗ lực làm cho đường dẫn sai chạy nhanh hơn.

— Joe Hass
nguồn

5

Huh, và tôi nghĩ rằng con đường sai phải làm với việc sử dụng Atmels thay vì PIC hoặc một cái gì đó.

— Olin Lathrop

Một loại đường sai quan trọng hơn tôi nghĩ là tín hiệu thay đổi trên cạnh của một đồng hồ và được lấy mẫu ở cạnh của đồng hồ khác, nhưng tín hiệu sẽ không bao giờ thực sự thay đổi ở bất cứ đâu gần thời gian đồng hồ thứ hai thay đổi, hoặc nếu Nó không thay đổi, không có gì quan tâm đến giá trị của nó. Các công cụ phân tích thời gian có thể sẽ thất bại trừ khi thêm một bộ đồng bộ hóa kép được điều khiển bởi đồng hồ thứ hai, nhưng việc thêm một bộ đồng bộ hóa như vậy có thể hoàn toàn phá vỡ thiết kế. Ví dụ: đồng hồ đầu tiên có thể chạy ở tốc độ 1 MHz và xung nhịp thứ hai ở 32KHz, nhưng ...

— supercat

... Thiết bị tạo tín hiệu có thể thay đổi ba chu kỳ 1 MHz sau khi thấy cạnh tăng trên xung nhịp 32KHz. Do đó, tín hiệu được chốt bởi đồng hồ 32kHz có thể được đảm bảo tuân thủ các yêu cầu giữ / giữ mẫu của chốt 32kHz mà không cần đồng bộ hóa thêm. Nếu logic ở phía 1 MHz tạo ra dữ liệu dựa trên những gì phía 32KHz đang làm, thì thiết kế như vậy có thể cho phép thông tin được tạo trên một chu kỳ ở phía 32Khz để làm mờ cả hai cách trong chu kỳ tiếp theo. Thêm đồng bộ hóa kép vào phía 32Khz sẽ phá vỡ điều đó.

— supercat

8

Đường dẫn sai là đường dẫn tồn tại trong thiết kế nhưng không đóng vai trò trong hoạt động, do đó không cần thiết phải đưa nó vào phân tích thời gian.
Có thể có nhiều lý do cho trường hợp này, nhưng vì công cụ phân tích thời gian thường không biết (mặc dù có một số công cụ có thể phát hiện ra chúng) những đường dẫn nào có thể được sử dụng hay không, bạn phải nói với nó. Nó tương tự như một đường dẫn nhiều chu kỳ, nơi bạn có thể nói với nó rằng một đường dẫn nhất định được phép sử dụng nhiều hơn một chu kỳ để hoàn thành.

Một ví dụ (của một đường dẫn sai) là một thanh ghi có thể được viết một lần khi bật nguồn, nhưng sau đó vẫn ở trạng thái tương tự.

— Gli Glaser
nguồn

1

Đơn giản, một đường dẫn sai là một đường dẫn logic mà bạn muốn loại trừ khỏi việc được kiểm tra để xem liệu nó có đáp ứng thời gian trong quá trình phân tích thời gian hay không. Có hai lý do để loại trừ đường dẫn, thứ nhất là vì đường dẫn sai sẽ khiến các công cụ làm việc vất vả hơn để đáp ứng thời gian cho tín hiệu đó, điều này sẽ ảnh hưởng đến đường dẫn tín hiệu hợp pháp có thể gây ra lỗi thời gian bổ sung và vì nó sẽ khiến kiểm tra thời gian báo cáo lỗi có thể đánh lạc hướng nhà thiết kế khỏi các lỗi thời gian hợp pháp.

Đường dẫn sai được gây ra bởi các đường dẫn logic giữa đồng hồ không đồng bộ không liên quan hoặc đồng hồ có cùng tần số nhưng có mối quan hệ pha không xác định hoặc đường dẫn sẽ không bao giờ được kích hoạt trong quá trình hoạt động mạch bình thường. Nói công cụ bỏ qua một đường dẫn không làm cho thời gian chỉ hoạt động mà thời gian không được kiểm tra. Tùy thuộc vào người thiết kế để đảm bảo thủ công logic đồng bộ hóa chính xác được sử dụng cho các đường dẫn tín hiệu bị bỏ qua này.

— Ray Haynes
nguồn