RAM song song không có số lượng lớn chân?

Trở lại những năm 1970, Texas Cụ đã có một loạt các sản phẩm mà họ gọi là GRAM (và chỉ đọc GROM tương đương), về cơ bản là một chip bộ nhớ tiêu chuẩn có địa chỉ và dữ liệu được ghép vào 8 chân. Bạn sẽ bắt đầu một thao tác bằng cách gửi cho chip hai byte địa chỉ và sau đó mỗi lần bạn sử dụng pin đọc hoặc ghi, nó sẽ đọc hoặc ghi một byte bằng cách sử dụng bus, sau đó tăng bộ đếm địa chỉ nội bộ. Kết quả là một chip bộ nhớ có tốc độ gần như nhanh (ít nhất là cho các hoạt động truy cập tuần tự) như một chip bộ nhớ song song tiêu chuẩn, nhưng chỉ cần gói 16 pin, thay vì các gói 28 pin khác cần các bộ nhớ tương tự trong ngày .

Ngày nay, đối với các ứng dụng tương tự, có lẽ bạn thường sử dụng bộ nhớ nối tiếp truy cập SPI - nhưng vấn đề là những bộ nhớ như vậy khá chậm (hầu hết có thông lượng tối đa khoảng 20Mbit / giây; một số chạy nhanh gấp đôi, nhưng tôi không tìm thấy nhanh hơn thế) trong khi tương đương hiện đại của các bộ phận TI đó có thể nhanh hơn thế nhiều, dễ dàng cho phép truy cập 100 + Mbit / s.

Có bất cứ điều gì tồn tại mà vẫn còn trong sản xuất và hoạt động tương tự như các chip TI không? Gần nhất tôi có thể tìm thấy ngày hôm nay là các bộ phận có mục đích tùy chỉnh, ví dụ, VLSI VS23S010D , kết hợp một thiết bị bộ nhớ hỗ trợ loại giao diện mà tôi đang tìm kiếm cùng với trình điều khiển hiển thị, đặt số lượng pin lên tới 48 chân .. Tôi lý tưởng tìm kiếm thứ gì đó trong gói 14 hoặc 16 pin (Tôi nghĩ 14 là mức tối thiểu thực tế - công suất gấp 2, dữ liệu 8x, đồng hồ, chọn địa chỉ, đọc byte, ghi byte).

Giải pháp tiêu chuẩn phù hợp có lẽ là QSPI (còn được gọi là QPI, hay còn gọi là SQI). Nó phần nào là phần mở rộng của giao diện SPI, nhưng sử dụng bốn bit dữ liệu (quad, do đó là Q trong từ viết tắt) (IO0 / IO1 / IO2 / IO3) thay vì một tín hiệu cho mỗi hướng (MISO / MOSI).

Vì vậy, các chip rất nhỏ (thường là SO-8) và giao diện rất hiệu quả: bạn cần gửi địa chỉ cho mỗi lệnh đọc hoặc ghi, nhưng sau đó bạn có thể đọc nhiều byte theo chuỗi, bốn bit ở mỗi chu kỳ xung nhịp. Tốc độ xung nhịp tối đa thường là ~ 104 MHz cho flash. Nó có thể được thực hiện nhanh hơn nữa bằng cách sử dụng tín hiệu Tốc độ Dữ liệu kép (bốn bit ở mỗi cạnh đồng hồ, cả tăng và giảm: vì vậy tám bit ở mỗi chu kỳ xung nhịp - thông thường, chip flash sẽ đạt tối đa 80 MHz ở chế độ này).

Các bảng dữ liệu chip sẽ cung cấp tất cả các chi tiết về ý nghĩa / cách sử dụng chính xác của từng tín hiệu. Để minh họa, đây là sơ đồ thời gian lệnh đọc (trong chế độ tốc độ dữ liệu đơn và được lấy từ biểu dữ liệu này ):

Ở đây, bạn thấy bạn cần 14 chu kỳ xung nhịp để có được byte đầu tiên (ở mức 80 MHz, có nghĩa là thời gian truy cập 175ns). Nhưng nếu bạn cần thêm byte, chỉ cần thêm 2 chu kỳ cho mỗi byte (25ns). Vì vậy, đọc theo cụm sẽ làm cho nó nhanh hơn nhiều so với chip song song 70ns thông thường hoặc thậm chí là 45ns.

Bạn có thể dễ dàng tìm thấy các bộ phận flash NOR từ rất nhiều nhà sản xuất, sử dụng giao diện này. Lưu ý rằng hiệu suất của chúng (tốc độ tối đa, số chu kỳ giả) và các tính năng (Quad i / O hoặc chỉ hỗ trợ I / O kép, DDR) sẽ khác nhau, vì vậy hãy kiểm tra biểu dữ liệu.

RAM khó tìm hơn một chút, nhưng vẫn có sẵn, đáng chú ý là từ Microchip (ví dụ 23LC512 ), ON semi (ví dụ N01S818HA ) và ISSI (ví dụ IS62WVS2568GBLL-45 ). Chúng chậm hơn flash, mặc dù. Nhưng ISSI mà tôi đề xuất ở trên vẫn tăng tới 45 MHz (tốc độ dữ liệu đơn) với chu kỳ đọc tối thiểu cần 11 xung nhịp cho byte đầu tiên. Hoặc đặt theo một cách khác: 200ns + 45ns mỗi byte (thông lượng 180Mbit / giây), không tệ và vượt quá tốc độ GRAM mà bạn đã chỉ định.

Ngoài ra, lưu ý rằng rất nhiều MCU cao cấp (từ NXP, ST, ...) hỗ trợ giao diện này trong phần cứng.

^{Tôi đang đăng bài này như một câu trả lời khác bởi vì nó là một cái gì đó hoàn toàn khác.}

Có một giao diện khác, nhưng ít phổ biến hơn, cũng phù hợp với mô tả của bạn: HyperBus , được thiết kế bởi Cypress (nó là độc quyền).

Cái này sử dụng DDR ở tốc độ cao hơn nhiều (lên tới 166 MHz) và bus 8 bit. Vì vậy, bạn có thể đạt 2666 Mbit / s (wow!), Điều này khiến QSPI bị bỏ lại phía sau. Nó cũng được thiết kế cho DRAM mật độ cao hơn là SRAM, vì vậy bạn có thể tìm thấy chip 8M x 8 (so với 256k x 8 cho ISAM QSPI SRAM được đề cập trong bài đăng khác). Nó chỉ sử dụng 12 tín hiệu (loại trừ điện áp cung cấp).

Đây là một sản phẩm HyperRAM từ ISSI: IS66WVH8M8ALL . Ngoài ra còn có các sản phẩm HyperFlash bạn có thể tìm thấy.

Nhưng chúng tôi đang ở một loại sản phẩm khác. Nó đắt hơn, ít dễ dàng hơn, các chip thường là BGA và giao diện phức tạp hơn một chút (do tốc độ cao và DDR). Ngoài ra, ít MCU hỗ trợ điều này.