VHDL: OR-ing các bit của một vectơ với nhau

Tôi muốn HOẶC các bit của một vectơ với nhau. Vì vậy, nói rằng tôi có một vectơ được gọi example(23 downto 0)và tôi muốn HOẶC tất cả các bit vào một vectơ khác, có cách nào để làm điều này không liên quan đến việc đi example(0) or example(1) or ...example(23)không?

or_reducelà những gì bạn muốn, và nó có sẵn trong std_logic_misc. Được hỗ trợ bởi cả A và X cho các GPU.

Verilog có một "toán tử |example[23:0]rút gọn " tiện lợi, thực hiện chính xác những gì bạn đang yêu cầu: đưa ra kết quả HOẶC tất cả các bit của examplevectơ.

Thật không may, VHDL không có toán tử này. Theo Câu hỏi thường gặp comp.lang.vhdl , mặc dù

Không có toán tử VHDL được xác định trước để thực hiện thao tác khử trên tất cả các bit của vectơ (ví dụ: "hoặc" tất cả các bit của vectơ). Tuy nhiên, các toán tử giảm có thể được thực hiện dễ dàng:

[bỏ qua một ví dụ không xử lý các giá trị 'X' và 'Z']

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );